Silicon Labs(亦称“芯科科技”)近日推出“Clock Talk”时钟线上系列研讨会的第二场随选即播中文演讲主题“为56G/112GSerDes选择XO/VCXO时钟参考时的设计考量”,提供了中文及英文演说版本供用户选择。 为56G/112G SerDes选择XO/VCXO时钟参考时的设计考量
电信、无线基础设施、光学模块、广播视频、医学成像和其他工业市场的下一代参考时钟要求大量采用FPGA、ASIC和SoC,它们使用56G 或112G SerDes 来支持更高的数据速率和带宽功能。SerDes 带宽增加和相关参考时钟的RMS 相位抖动要求之间存在直接的相关性。
随着SerDes 速度的增加,参考时钟所需的 RMS 相位抖动性能随之减少。在本次网络研讨会上,我们概述最新一代FPGA、光学DSP、相干DSP 和网络处理器的参考时钟要求,并重点介绍Si54x Ultra Series XO 和 VCXO 产品家族的关键功能,这些功能可确保参考时钟RMS 相位抖动性能保持在最大限度内;从而为系统设计者在其系统抖动预算中增加了更多馀欲。
责任编辑:lq
声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。
举报投诉
原文标题:Clock Talk中文随选即播新单元上线-选择XO/VCXO时钟参考的设计考量
文章出处:【微信号:SiliconLabs,微信公众号:Silicon Labs】欢迎添加关注!文章转载请注明出处。
相关推荐
电子发烧友网站提供《了解高速56G PAM-4串行链路的时钟需求.pdf》资料免费下载
发表于 09-23 11:36
•0次下载
产品描述 联讯仪器CR6256是结构紧凑、经济高效的台式高速信号时钟恢复单元。支持24.33~56.25 Gbaud速率下的NRZ/PAM4信号时钟提取,广泛应用于400G/800G单
发表于 08-12 17:58
•181次阅读
的值也做了相应的改变,请问这是什么问题呢?
将0x56e配置成10和50时,输入时钟分别给300M和150M,内部serdes锁相环无法锁定,时钟分频设置
发表于 06-21 14:27
Connectivity(以下简称“TE”)的 112G 产品组合 因此受到了众多客户的关注。TE 112G 产品系列品类齐全,支持标准的形态和性能要求;同时,在设计上兼顾了可靠性和可升级性,可支持包括计算/存储、高速网络和机器学习/人工智能在内的应用,
发表于 04-10 14:34
•246次阅读
的基频速率,14GHz可以对应25G的nrz信号,也因为对应搭配56G的pam4信号。而28GHz则对应目前比较top的112G的应用了。
如果觉得无源的损耗也不是很直观的话,那我们把损耗转化为时域的眼
发表于 04-09 10:43
Achronix的Speedster7t支持PCIe Gen5和112G Serdes,而AMD的高端系列Virtex Ultrascale+也仅仅支持到PCIe Gen4,也只在最高端的FPGA中支持到58Gb的GTM,大多数Virtex Ultrascale+仅仅支持
发表于 03-18 10:55
•270次阅读
在当前高速设计中,主流的还是PAM4的设计,包括当前的56G,112G以及接下来的224G依然还是这样。突破摩尔定律2.5D和3D芯片的设计又给高密度高速率芯片设计带来了空间。
发表于 03-11 14:39
•882次阅读
G0B1 iic时钟选择HSI的话,启动HSE也能运行,是为什么呢
发表于 03-08 07:00
科技的不断发展推动着数据传输速率需求的增长,56G QSFP+ SR4光模块也成为数据中心、云计算、高性能计算和存储网络等领域通信需求的重要解决方案。本文小易将详细介绍这款光模块的技术原理、优势以及应用场景。
发表于 02-23 14:00
•427次阅读
信号密度、完整性、散热、功耗等方面带来了巨大的挑战。若要充分发挥AI硬件算力的效能,破解互连瓶颈的关键就在于高速连接器。未来的高速传输将朝着“56G到112G再到
发表于 02-20 14:18
•252次阅读
在计算机系统中,包含了CPU、GPU、内存、存储设备等组件,这些组件都无法各自独立运行,一般需要通过互连协议相互连接,进行通信和数据传输,才能够协同完成计算工作。
发表于 01-08 15:39
•1423次阅读
InfiniBand作为目前发展最快的高速互连网络技术之一,具有高带宽、低延迟和易扩展的特点。根据数据传输速率的不同可分为SDR(10G)、DDR(25G)、QDR(40G)、FDR(56G
发表于 12-14 16:27
•739次阅读
高速 112G 设计和通道运行裕度
发表于 12-05 14:24
•604次阅读
自动化建模和优化112G封装过孔 ——封装Core层过孔和BGA焊盘区域的阻抗优化
发表于 11-29 15:19
•949次阅读
晟联科是以dsp为基础的高性能serdes ip及产品解决方案为主的高速网络ip企业。包括PAM4 56G/112Gbps SerDes、P
发表于 11-14 09:44
•973次阅读
评论