Microchip专家技术文章：使用dsPIC33EP‘GS’系列器件提升数字电源的环路增益性能

由于人们不断要求电源具有更高性能和更高功率密度，开关频率也变得越来越高， 这要求数字控制器产品顺应市场趋势的变化。Microchip 专为电源应用而设计的dsPIC33EP ‘GS’ 系列数字信号控制器就是一种典型的示例。该系列器件引入了新的性能，可缩短线性差分方程（LDE）的执行时间并减少系统的总延时。这些性能有助于提高控制环路（1 个或多个）的采样率和减少相位损耗，从而实现环路增益性能的提升。

在数字供电单元（PSU）中，有几个与单片机相关的影响环路增益性能的因素。这些因素包括最大采样率、执行补偿算法（1 个或多个）所需的时间、模数转换器（ADC）的采样/转换时间以及单片机的运行速度。对于峰值电流模式控制转换器而言，比较器的速度以及控制数模转换器（DAC）的精度/速度也会对 PSU 的环路增益性能产生影响。因此在挑选特定应用所需的单片机时需要考虑到所有这些因素。下面，让我们一起来了解下 Microchip dsPIC33EP ‘GS’ 系列器件如何提升新一代电源应用的环路增益性能。

新型 dsPIC33EP 系列器件最显著的特点是运行频率的提高。与现有 dsPIC33FJ 系列器件相比，新型 dsPIC33EP 系列器件的运行频率已提高到 70 MHz，实现了 2,000万条指令每秒（MIPS）的最大增幅。以执行速率为 250 kHz 即 60 条指令的控制环路为例，如果dsPIC33FJ 系列器件则会消耗总共 15 MIPS 或 30%的可用资源。而如果换成新的 dsPIC33EP 系列处理器并执行相同的采样率，同一控制环路代码只会消耗 20%的可用 CPU 资源。而如果迁移到新的 dsPIC33EP 系列器件，那么在消耗同样比例的 MIPS 时，控制环路的执行速率可达到 350 kHz。进一步分析表明，在特定的交叉频率下，相位损耗可以减少 29%。如公式1 所示，我们可以通过采样频率与交叉频率的关系计算出相位损耗。

公式1：因采样而产生的相位损耗

在大多数使用数字补偿器的 PSU 中，通常由一个简易的 LDE 来进行功率级控制的管理。使用 LDE 是众所周知的一种常用方式，但数字化实现方法有利于实施非线性控制算法。不过，本文将不就非线性技术展开讨论。

LDE 的大小取决于补偿器的顺序以及用于将连续频率函数变换为离散频率函数的方法（向前/向后欧拉、双线性变换等）。简单来说，LDE 就是将控制误差和先前的控制输出进行线性组合以产生电流控制输出的数学表达式。见公式2 的 3P3Z 线性差分方程示例。

公式2：3P3Z 线性差分方程

从图中可以看出，对于 3P3Z 补偿器而言需要 7 个乘法和加法来确定所需的控制输出。这类算术非常适合 dsPIC33 系列器件的架构。在 7 个单周期指令中，使用乘法累加（MAC）指令就可以完成这些指令的处理。但是这将会产生额外的软件开销， 包括：推入/弹出工作寄存器、工作寄存器数据的输入/输出、重置数组，以及钳位
/缩放控制输出。这一开销可能会影响控制环路的执行速率从而造成相位裕度减少。

如前所述，当 MIPS 增加时控制环路的执行时间减少了很多。对于新型 dsPIC33EP‘GS’系列器件来说，由于添加了备用工作寄存器因而性能得以进一步提升。这些器件提供两个额外的工作寄存器存储区，每个区域各有 15 个工作寄存器，也可作永久寄存器使用。这意味着在器件初始化阶段就可以将诸如钳位限制、缩放因子、指针系数等数据预先加载到合适的备用工作寄存器中。然后我们可以将这些寄存器区域关联至一个既定的中断优先级，使得只有控制环路软件才有机会进行访问。这样就消除了将工作寄存器推入/弹出堆栈的需要，也将减少在执行补偿算法时将数据输入工作寄存器所需的开销。

图 1 是借助 Microchip 硬件加速补偿器功能来成功使用备用工作寄存器组的一个示例。尤其要牢记的是，特定指令需要特定的寄存器，这限制了数据可以存储的地方。

图 1：备用工作寄存器示例

我们来看一下高频控制环路中备用工作寄存器对 MIPS 消耗的影响。之前使用dsPIC33FJ 器件时，若每隔一个开关周期要调用一次补偿算法，而现在使用新型器件，消耗相同的 MIPS 可能每一个开关周期就能调用一次补偿算法。图 1 所示的是因采样过程而产生的相位损耗。相位损耗程度取决于交叉频率和采样频率。因此， 如果采样速率增加一倍，则相位损耗程度会减少一半。也就是说，在使用了备用工作寄存器后，因器件运行速度的影响所造成的相位损耗减少的比例从 29%提高到了50%。

现在我们举例来说明因采样频率造成的相位损耗减少。比如，在采样频率为 175 kHz、带宽为 10 kHz 的系统中，计算出的相位损耗大约为 10度。而在同样一个系统中，如果采样频率为 350 kHz，则相位损耗仅为 5 度。与 dsPIC33FJ 系列器件相 比，dsPIC33EP 系列器件在使用相同比例 MIPS 的条件下可以实现更多的相位裕度。

上文表明，dsPIC33EP 系列器件的备用工作寄存器和更快的执行速度可以获得较高的采样频率，从而减少了相位损耗。接下来，我们再讨论一下其它可增加相位裕度并进而提升环路增益性能的特定于器件的外设与技巧。

dsPIC33EP ‘GS’系列器件包含一个集成了多个逐次逼近寄存器（SAR）内核的新型 12 位 ADC。该器件能够同时对多个模拟输入进行采样，并且只需不到 300 ns 的时间即可获得专用 12 位结果。而专用 SAR 内核会持续跟踪输入信号，这意味着采样是同步进行的，没有额外的采样时间。当 ADC 检测到一个触发事件时就会自动启动转换过程。请记住在控制环路中，采样/转换时间被视作一种延时，该 ADC 将采样/转换总延时降至最低，进而减少相位裕度损耗。

该 ADC 拥有一个独特的性能，即可在转换完成之前产生中断。这一 ADC 早期中断功能，一旦允许，可有助减少从 ADC 完成转换到控制环路软件启动（中断）之间的中断延迟。最大的可选早期中断时间为 8 个 ADC 时钟（Tad）。在吞吐率最快的情况下，这将进入补偿算法所需的时间减少了 114 ns。这是另一种减少控制环路软件中总延时的方法。详情请参见图 2 所示的 ADC 早期中断。

图 2：ADC 早期中断时序

ADC 模块的另一个特性是包含多个数字比较器，可经过配置以便当转换后的模拟结果（未）超出给定的一组限值时引发中断。这一性能看上去似乎不会直接影响采样频率，但事实上是绝对会的。当软件只在故障状态下才会运行，这种情况消耗的MIPS 更少。这意味着我们是能够增加控制环路采样率的。这高度依赖于软件，而且并不是所有的应用程序都能够利用这个新功能的优势。但是，在诸如输入电压及温度监控等应用中，它可以减少 CPU 的工作负荷。

为了进一步减少从 ADC 触发到控制输出回写的时间，可以使用 PWM ISR 来代替 ADC 中断服务程序（ISR）和 ADC 早期中断功能。在通用情况下，PWM 会触发 ADC 以启动转换过程，但是现在它也将同时产生自身的中断事件。凭借PWM ISR 内的补偿算法，软件将在获取 ADC 的电流反馈数据之前开始执行补偿算法。软件执行和 ADC 转换完成之间大概有 143 ns 的时间。也就是说，当单片机以最大的器件频率运行时， 从 ADC 结果缓冲区取数之前需要放置至少 10 条指令。如果补偿算法是以这样的一种方式建构以便可以使用这一技术，那么 它将能够把进入补偿程序的时间减少45%。图2 即带有 PWM 中断服务程序的早期中断时序示例。要特别注意的是，这个方法只能在专用 SAR 内核的时序可预测的情况下应用。

补偿算法的结构对更新控制输出变量所需时间的影响非常大。有了备用工作寄存器， 该算法的写法可以改为在更新控制输出之前，只需将电流误差乘以系数 B0，所得结果再加上前一个周期的累加输出即可。当然，落后的标准化和钳位仍然存在，但 是这将显著减少控制输出回写时间而无需使用专用的累加器。图 3 所示的即如何建构补偿算法以实现最快更新时间的范例。现在，一旦进入补偿算法，控制输出回写 只需要不到 300 ns 的时间。在接下来的章节中，我们将会清楚地了解它的作用。

图 3：3P3Z 硬件加速补偿框图

现在让我们来看看所有这些不同的功能对于相位损耗的影响。在电压模式控制和平均电流模式控制系统中，我们有机会在 50%关断时间里对输出电容电压和电感电流进行采样。而最常见的方法是在 50%导通时间里进行采样，以便有足够的时间在下一个 PWM 周期开始之前处理该控制算法。有了上述所有功能，就能够很容易地在关断时间里对控制反馈信号进行采样，并在下一个 PWM 周期开始之前完成控制输出回写。图 4 所示为一个实现范例中不同开关频率条件下估计的占空比限值，而图 7 所示为 50%关断时间时序图。相位裕度的增加依赖于占空比，如果以 50%的占空比进行平均，那么与 50%导通时间条件下的测量相比，相位损耗会减少一半。

图 4：不同触发机制下最小/最大导通时间的关系

dsPIC33EP ‘GS’ 系列器件拥有即时更新模式，一旦启用，将会在写入特殊功能寄存器（SFR）的同一周期完成 PWM 参数更新。这适用于相位、周期、死区时间和占空比，分辨率均为 1 ns。在 50%关断时间的情况下，我们曾提到控制输出回写要在下一个 PWM 周期开始之前完成，这就限制了在给定开关频率条件下的最大导通时间。而如果启用即时更新功能，这个问题就不存在了。这一性能使得我们现在可以继续提高占空比限值和/或开关频率限值，从而有助于更进一步减少相位裕度损耗。图5所示为两种 50%关断时间实现方式的时序图。

图 5：50%导通/关断时间触发时序图

减少相位裕度误差最好的情况就是在 50%导通时间里对控制反馈信号进行采样而同时确保新的控制输出被施加到当前 PWM 周期的后一个边沿。这意味着我们要基于同一 PWM 周期内刚被调用的补偿器输出对 PWM 占空比的有效边沿进行更新。而这将促成数字系统中可能实现的最佳相位裕度。然而我们要注意的是，这只是实现最佳用 例的情况，由于受限于最小导通时间，并不能在所有的应用中实现。请参见图 6 不同开关频率条件下占开关周期不同比例的最小导通时间。以开关频率为 100 kHz 的升压 PFC 为例，所需最小导通时间的周期占比将接近于 10%。由于最小占空比发生在 AC 线电压的峰值，在额定 220V 输入电压条件下，占空比要求约为 22%，这就留出了充足的余量进行即时更新，以应对控制输出的大幅变化。随着输入电压进一步 增加，即时更新看上去逐渐趋同于周期更新的结束，并且相位裕度也将减少。然而， 这种情况只发生在标称条件之外。如图 7 所示，我们还可以看到 50%导通时间触发用例时序图与 50%导通时间触发机制的对比。

我们使用同步降压转换器结合本文讨论的所有技巧进行了实践。结果显示，采样速率从每隔一个 PWM 周期（175 kHz）增加到了每一个 PWM 周期（350 kHz）但无需消耗更多的 MIPS，补偿器被编写成可实现到控制输出变量的快速回写，PWM 中断也生成用以处理控制环路，同时采用 50%导通时间并启用即时更新功能。我们可以观察到相位裕度因此增加了大约 16 度。环路增益性能开始稍显稳定并维持在相位裕度仅为 46 度的水平，并最终趋近于 62 度模拟环路。本文所讨论的减少相位损耗的技巧并不是万能的；但是它们适用于范围广泛的设计并且能在一定程度上提升环路增益。