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module hour_clock(
input wire clk,
input wire rst_n,
input wire min_full_flag,
output reg [4:0] hour_data
);
//hour计数器
always @(posedge clk or negedge rst_n)
if( rst_n == 1\'b0 )
hour_data <= 5\'b0;
else if( (min_full_flag == 1\'b1)&&(hour_data == 5\'d23) )
hour_data <= 5\'b0;
else if( min_full_flag == 1\'b1 )
hour_data <=hour_data + 1\'b1;
else
hour_data <=hour_data;
endmodule
发表于 03-26 14:33
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