tFAW和tRRD时序 - 基于LPDDR4多通道规范可以改善系统性能

图12显示了1个器件示例，它具有4个激活窗口tFAW，具有4倍的行行延迟tRRD。在LPDDR4-3200中，tRRD时间可达16个时钟周期。

 

图12：tFAW和tRRD时序

在图13中，显示了在并行实施方案下执行的连续传输序列。符号AC/BA0是Bank0触发命令的代称。与其相邻的命令RD/BA4指的是对Bank4的读取命令（假定Bank4已在较早时间触发）。每一命令标记代表4时钟周期，原因在于LPDDR4器件的4相寻址特性。在实际应用中，该序列会需要延长，这是因为在激活（Active）之后会接着读取、激活、读取、激活、读取、激活、读取。数据返回，完全占用DQ总线，总线处于满状态。并行访问模式会利用100%的内存带宽，但仅在800MHZ（DDR1600）下访问器件时才能实现该点。

 

图13：在BL16和800MHz/DDR1600上使用至旋转地址的连续64字节读取的并行实施

图14中显示了一种双通道实施，其中执行了相同的序列，独立使用每一命令地址通道。每一命令地址总线的访问模式略有差异：激活、读取、无操作、读取、激活、读取、无操作、读取。命令通道中的空隙可用于其他方面，如设定的预充或按bank刷新，或简单地留作空闲时钟周期。图中数据总线已被完全占用。

 

图14：在BL16和800MHz/DDR1600上使用至循环地址的连续64字节读取、独立使用命令地址的双通道实施

将频率加倍至1600 MHz（DDR 3200操作）（图15）时，tRRD时间会限制SOC的能力，允许在并行实施的上方示例中发送激活命令至LPDDR4器件。序列为：激活、读取、无操作、无操作、激活、读取、无操作、无操作。无操作周期可用于预充或刷新，但内存的激活速度不足以就每一传输向新rank发送连续的64-bank传输。

 

图15：频率加倍至1600MHZ/DDR3200

当没有发向同一内存页的另一64字节传输时，SOC必须等待，直至tRRD期满并能再次在内存中触发新页为止。如果传输的时间不足以在移动至新bank之前对每一bank进行两次读取，该工作模式会将器件的最大性能限制在50%带宽下。

与之相比，对于图15下方的双通道实施，由于“激活、读取、无操作、读取”模式，允许每一通道满足tRRD的要求。即使在DDR 3200数据率下，总线带宽也能工作在满负荷下。

找出最小的块提取大小
块提取大小指的是可在一个DRAM事务（一次突发传输）中传输的最小字节数。由于LPDDR4的最小突发长度为16，采用LPDDR4的并行连接可能使SoC具有不优化的块提取大小。

最佳方式是使提取大小与SOC匹配，不仅体现在通过总线传输的传输大小方面，也体现在器件的总带宽方面。

对于很多SOC和CPU的缓存线，首选块取大小是32字节。在偶尔情况下，一些较大的64位CPU使用64字节缓冲线。视频和网络传输通常需要32字节或更小的短字节传输。在理想情况下，多通道体系结构应与系统的提取大小匹配，以便将系统优化至系统所能使用的提取大小。

在图16显示的并行实施方案中，LPPDDR4最小突发长度为16，有64个的并行DQ引脚，块提取大小为128字节，它实际上仅适合于至连续地址的长数据传输。对于每次以128字节为单位的访问，并行实施方案能够工作，然而，如果数据访问小于128字节且需访问随机地址，那么并行实施方案的效率不高。

 

图16：并行实施