单电源供电的全差分斩波运放电路 - 全文

　　1 引言

　　本文在0.35微米N阱工艺的基础上，设计了单电源供电的全差分斩波运放电路，同时，为了减小残余电压的失调，采用了T/H(跟踪-保持)解调技术，该电路在斩波频率150KHz工作时，输入等效噪声达到31.12nV/Hz。

　　2 斩波运放的工作原理

　　斩波运放的原理如图1所示，其中Vin是输入音频信号，被频率为fch，幅度为1的斩波开关调制，根据奈奎斯特采样原理，为了避免信输入信号的混叠，fch必须远大于2倍的信号带宽。

　　图1 斩波运放的原理

　　经过调制后，信号的被搬移到斩波方波的奇次谐波频率上。此信号被增益为Av的运算放大器放大，同时运放的输入噪声和输入失调电压也被运放放大，运放的输出经过幅度为1，频率为fch的斩波开关调制后，输出信号为：

　　从式(1)可以看出，经过第2次斩波后，输入音频信号被解调到低频段，而运放的电压失调和低频噪声只经过一次调制后被搬移到斩波方波的高频奇次谐波上，通过低通滤波后，输出信号中的高频分量被滤除，低频分量还原为音频信号，从而实现了对音频信号的精确放大。

　　对输出信号进行傅立叶分析，得到运放的最终输入噪声谱密度(PSD)为：

　　其中系数K与工艺的噪声参数有关。

　　3 运放电路的设计

　　本文设计的斩渡放大器为CMOS全差分电路结构。由斩波开关、主运放电路、输出级和共模反馈电路四部分组成。电路的工作电压范围2.5V～5.5V。斩波运算放大器的电路结构如图2所示。

　　图2 斩波运放的电路结构

　　输入斩波开关完成对音频信号的调制作用，斩波开关在时钟上沿和下沿都会引入残余电压失调，图3为零输入时残余失调电压的波形。

　　图3(a)残余失调电压(b)斩波信号

　　图4 T/H解调及控制时序

　　通过对CMOS开关特性分析可以得出等效输入残余失调电压为Vos,rmts=2Vspiketfch，其中t是MOS开关的时间常数，从此式可以看出消除残余电压失调有三种方法：

　　1.降低斩波频率：

　　2.减小输入电阻;

　　3.减小斩波开关的电荷注入效应。

　　由于MOS管1/f噪声的拐角频率一般都在几十KHz以上，减小斩波频率不能很好地对1/f噪声进行调制，而输入电阻只与信号源内阻有关，在设计中很难将输入电阻降低，因此只能考虑减小开关的电荷注入效应。为此输入斩波开关采用互补时钟结构，在尺寸上使用最小线宽，一方面能够减小传输的导通电阻，提供较大的电压摆幅;另一方面减小了电荷注入和馈通的影响，降低了残余电压失调。考虑到PMOS管比NMOS管的1/f噪声特性好，所以输入管MP1和MP2采用大面积的PMOS管，既能减小因器件的失配引起的电压失调，又可以降低晶体管1/f噪声的拐角频率，改善运放的噪声特性。

　　为了更小地降低残余电压失调，fold—cascode运放的输出采用T/H解调技术，电路结构和时序如图4。该电路的工作原理：在跟踪信号时K1~K4闭合，K5~K8断开，输出信号保持在电容C1和C2上，当电路输出时，K1~K4断开，K5~K8闭合，C1和C2的电压值加载到负载电容C3上求和。由于C2上的电压叠加到负载电容时经过了反向，因此放大器的残余电压失调能够有效地抵消。由于解调器采用高阻结点斩波。因此可以使用较小面积的NMOS管开关，减小对输出极点的影响。

　　主运放采用全差分折叠式cascode结构，在Class-D的结构中，由于输出功率MOSFET大电流的频繁开启，产生的电磁干扰(EMI)会在电源上形成很强的纹波，在实际应用中发现当芯片工作在5V的电源电压下，EMI引起的电源波动能达到±2V，全差分结构既可以提高运放的电源抑制比和共模抑制比，减弱电源噪声和共模噪声的影响，而且避免了镜像极点，因而对于更大的带宽仍能表现出稳定的特性。

　　为了提供更高的增益和电压输出摆幅，在fold-cascode后加入共源运放输出级。采用二级运放后.对运放的频率稳定性进行分析。暂时不考虑斩波开关的影响，可以推断该电路至少有三个LHP极点，它们分别是miller补偿电容引入的主极点Wp1，输出滤波电容产生的输出极点Wpout。为第一非主极点，以及folded-cascode(MN1的漏端、MN3的源端)引入的非极点Wp3，三者之间的关系为Wp1

　　共模反馈电路由MN7～MN10、MP10-MP12构成，输入一端接VDD/2的基准电压，另一端接主运放的共模输出，共模检测电路由电阻和电容构成.经过误差放大后调控主运放的偏置电流。

　　4 仿真结果及版图设计

　　在SMIC O.35微米N阱工艺下.利用cadence spectre工具对本文所设计的电路进行了仿真分析。其中，各器件的工艺参数为典型情况，电源电压5V，输入信号为幅度10uV，频率为1KHz的标准正弦波，斩波频率fch=150K，仿真波形如图5和图6所示。

　　图5 运放的幅频~相频特性曲线

　　图6 斩波输出波形

　　从图5可以看出，在典型情况下，该运放的主极点在10HZ以内，相位裕度75度左右.能充分保证运放在各个comer条件下的稳定性。从输fn波形来看，斩波引起的残余电压尖峰也有了明显的改善。表1为运放的开环仿真结果。

　　表1 运放开环仿真结果

　　该电路的版图采用SMIC 0.35um工艺规则设计并对版图进行优化，衬底接地采用全封闭的double gardring，有效降低了衬底的耦合噪声，差分对采用哑栅共质心匹配降低输入电压失调。另外，为了减小外围电路对运放的干扰，将后后级的滤波电容分散在运放电路的周围，优化后的版图面积为0.24mmx0.34mm，概貌如图7。