采用串行法来设计48进制计数器 - 基于MSI的N进制计数器设计方法

3.1.2采用串行法来设计48进制计数器

　　用74LS160串行置零法设计48进制计数器的电路图如图3所示。

 

图3用74LS160串行置零法设计48进制计数器

　　此电路的工作原理：先假设两芯片的置零输入端为1，则个位芯片由于计数控制端ENP=ENT=1，故该芯片始终处于计数状态；而十位芯片的ENP=ENT=1，但十位芯片的计数脉冲CLK是通过个位芯片的进位控制端RCO取反来控制的。当个位芯片的计数状态Q3Q2Q1Q0为1001时，RCO为1.当下一个计数脉冲到来时RCO又为0.又由74LS160计数器的时钟脉冲CLK是上升沿有效，与此同时，个位的RCO由1到0相当于一个下降沿，通过非门74LS04控制就得到一个上升沿，同时十位芯片才能计数。如果没有反馈置零（即MR恒接高电平）则电路是一个100进制计数器。现电路中加上了反馈。当计数状

态（01001000）8421BCD码=（48）10时，与非门输出为零。由于74LS160属于异步置零，且复位控制端低电平有效，所以计数器立即置零。如果采用同步置零74LS162计数器来设计48进制计数器，那么反馈代码必须是（47）10相应的8421BCD码为01000111.由此可见反馈信号应取自十位芯片的Q2及个位芯片的Q2，Q1及Q0，相应的与非门应改成四输入端与非门。74LS162串行置零法设计48进制计数器的电路图如图4所示。

图4用74LS162串行置零法设计48进制计数器

　　另外，采用串行法设计时，十位芯片的计数脉冲CLK还可以通过个位芯片的最高位Q3端通过非门取反来控制，其他线路保持不变。只要对图3或图4稍加修改即可。

　　3.2采用反馈置数法来设计任意进制计数器

　　此方法适用于某些具有预置数的计数器，它是采用预置数控制端LOAD来实现。对于74LS160属于同步式预置数的计数器来说，当LOAD出现有效电平低电平后待下一个时钟脉冲信号到来后计数器输出端的状态Q3Q2Q1Q0=D3D2D1D0.使其跳过某些状态来设计任意进制计数器。下面就以74LS160为例，用并行置数法设计23进制计数器，其中预置数端D3D2D1D0可以置零，也可以置十以内的任意四位二进制数。那么此电路在其置数时十位和个位的D3D2D1D0置入（01100110）8421BCD码=（66）10，而反馈代码十位和个位为（10001000）8421BCD码=（88）10，相当于十进制数的88.由此分析可得到计数器的模为（88-66）+1=23，故计数器为23进制计数器，其设计电路图如图5所示。由此可以得到置数法的设计要点为：反馈代码转换成的十进制数-预置数端的代码转换成的十进制数+1=所设计的计数器的模。同样我们也可以仿照前面的设计用串行置数法设计任意进制计数器。

图5用74LS160并行置数法设计23进制计数器