改善转换速率 - 时钟抖动时域分析(中)

改善转换速率的一种方法是：在CDCE72010的LVCMOS输出和带通滤波器之间添加一个具有相当量增益的低噪声RF放大器，参见图14。该放大器应该放置于滤波器前面，这样便可以将其对时钟信号的噪声影响程度限定在滤波器带宽，而非ADC的时钟输入带宽。由于下一个试验的放大器具有21dB的增益，因此我们在带通滤波器后面增加了一个可变衰减器，旨在匹配滤波后LVCMOS信号到时钟生成器滤波后输出的转换速率。该衰减器可防止ADC的时钟输入超出最大额定值。

　　

 

　　图14 带通滤波器前面添加RF放大器来降低转换速率

　　通过在时钟输入通路中安装低噪声RF放大器，两个数据转换器重复进行了高输入频率的SNR测量，其结果如表5所示。我们可以看到，测得SNR和预计SNR匹配的非常好。使用下面的方程式 5，计算得到的时钟抖动值在90-fs时钟抖动的5fs以内，其结果通过相位噪声测得推导得出。

　　

 

　　表5 90-fs时钟抖动和RF放大器的SNR结果

　　

 

　　未滤波采样时钟试验

　　为了强调滤波采样时钟的重要性，在下一个试验中，我们将时钟带通滤波器从CDCE72010输出端去除。在图15所示结构中，我们使用了E5052A相位噪声分析仪来捕获时钟相位噪声。但是不幸的是，该分析仪对相位噪声的测量仅达到40-MHz载波频率偏移，并且在这点以外没有给出任何相位噪声特性的相关信息。

　　

 

　　图15 未滤波采样时钟输入的测试装置结构

　　要设定使用未滤波时钟时的正确积分上限，我们必须再一次复习一下采样理论。CDCE72010的未滤波时钟输出看起来像一种具有快速升降沿的方波，而其升降沿由时钟频率的基频正弦波高阶谐波引起。这些谐波的振幅比基频低，且其振幅随谐波阶增加而下降。

　　在采样时间，基频正弦波及高阶谐波与输入信号混频，如图16所示。(为了简单起见，仅显示了一个谐波。)因此，三阶谐波周围的相位噪声与输入信号混频，而第三谐波也形成一个混频结果。但是，由于时钟信号的第三谐波的振幅更低，因此该混频结果的振幅也被降低。

　　

 

　　图16 采样时间时钟基频及其谐波与输入信号混频

　　两个采样信号组合在一起时，我们可以看到，一旦振幅差异超出~3 dB时，由第三谐波引起的总相位噪声减弱为最小。由于基频和第三谐波之间的交叉点为2 × fs，将宽带相位噪声积分至2 × fs可以得到相当准确的结果。