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A/D转换技术
现在的软件无线电、数字图像采集都需要有高速的A/D采样保证有效性和精度，一般的测控系统也希望在精度上有所突破，人类数字化的浪潮推动了A/D转换器不断变革，而A/D转换器是人类实现数字化的先锋。
逐次逼近型、积分型、压频变换型等，主要应用于中速或较低速、中等精度的数据采集和智能仪器中。分级型和流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。此外，采用脉动型和折叠型等结构的高速ADC，可应用于广播卫星中的基带解调等方面。∑-Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。下面对各种类型的ADC作简要介绍。
1.逐次逼近型ADC
逐次逼近型ADC应用非常广泛的模/数转换方法，它包括1个比较器、1个数模转换器、1个逐次逼近寄存器(SAR)和1个逻辑控制单元。它是将采样输入信号与已知电压不断进行比较，1个时钟周期完成1位转换，N位转换需要N个时钟周期，转换完成，输出二进制数。这一类型ADC的分辨率和采样速率是相互矛盾的，分辨率低时采样速率较高，要提高分辨率，采样速率就会受到限制。
优点：分辨率低于12位时，价格较低，采样速率可达1MSPS;与其它ADC相比，功耗相当低。
缺点：在高于14位分辨率情况下，价格较高;传感器产生的信号在进行模/数转换之前需要进行调理，包括增益级和滤波，这样会明显增加成本。
2.积分型ADC
积分型ADC又称为双斜率或多斜率ADC，它的应用也比较广泛。它由1个带有输入切换开关的模拟积分器、1个比较器和1个计数单元构成，通过两次积分将输入的模拟电压转换成与其平均值成正比的时间间隔。与此同时，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。
积分型ADC两次积分的时间都是利用同一个时钟发生器和计数器来确定，因此所得到的D表达式与时钟频率无关，其转换精度只取决于参考电压VR。此外，由于输入端采用了积分器，所以对交流噪声的干扰有很强的抑制能力。能够抑制高频噪声和固定的低频干扰(如50Hz或60Hz)，适合在嘈杂的工业环境中使用。这类ADC主要应用于低速、精密测量等领域，如数字电压表。
优点：分辨率高，可达22位;功耗低、成本低。
缺点：转换速率低，转换速率在12位时为100～300SPS。
3.并行比较A/D转换器
并行比较ADC主要特点是速度快，它是所有的A/D转换器中速度最快的，现代发展的高速ADC大多采用这种结构，采样速率能达到1GSPS以上。但受到功率和体积的限制，并行比较ADC的分辨率难以做的很高。
这种结构的ADC所有位的转换同时完成，其转换时间主取决于比较器的开关速度、编码器的传输时间延迟等。增加输出代码对转换时间的影响较小，但随着分辨率的提高，需要高密度的模拟设计以实现转换所必需的数量很大的精密分压电阻和比较器电路。输出数字增加一位，精密电阻数量就要增加一倍，比较器也近似增
加一倍。
并行比较ADC的分辨率受管芯尺寸、输入电容、功率等限制。结果重复的并联比较器如果精度不匹配，还会造成静态误差，如会使输入失调电压增大。同时，这一类型的ADC由于比较器的亚稳压、编码气泡，还会产生离散的、不精确的输出，即所谓的“火花码”。
优点：模/数转换速度最高。
缺点：分辨率不高，功耗大，成本高。
4.压频变换型ADC
压频变换型ADC是间接型ADC，它先将输入模拟信号的电压转换成频率与其成正比的脉冲信号，然后在固定的时间间隔内对此脉冲信号进行计数，计数结果即为正比于输入模拟电压信号的数字量。从理论上讲，这种ADC的分辨率可以无限增加，只要采用时间长到满足输出频率分辨率要求的累积脉冲个数的宽度即可。
优点：精度高、价格较低、功耗较低。
缺点：类似于积分型ADC，其转换速率受到限制，12位时为100～300SPS。
5.∑-Δ型ADC
∑-Δ转换器又称为过采样转换器，它采用增量编码方式即根据前一量值与后一量值的差值的大小来进行量化编码。∑-Δ型ADC包括模拟∑-Δ调制器和数字抽取滤波器。∑-Δ调制器主要完成信号抽样及增量编码，它给数字抽取滤波器提供增量编码即∑-Δ码;数字抽取滤波器完成对∑-Δ码的抽取滤波，把增量编码转换成高分辨率的线性脉冲编码调制的数字信号。因此抽取滤波器实际上相当于一个码型变换器。
优点：分辨率较高，高达24位;转换速率高，高于积分型和压频变换型ADC;价格低;内部利用高倍频过采样技术，实现了数字滤波，降低了对传感器信号进行滤波的要求。
缺点：高速∑-△型ADC的价格较高;在转换速率相同的条件下，比积分型和逐次逼近型ADC的功耗高。
6.流水线型ADC
流水线结构ADC，又称为子区式ADC，它是一种高效和强大的模数转换器。它能够提供高速、高分辨率的模数转换，并且具有令人满意的低功率消耗和很小的芯片尺寸;经过合理的设计，还可以提供优异的动态特性。
流水线型ADC由若干级级联电路组成，每一级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增益的级间放大器。快速精确的n位转换器分成两段以上的子区(流水线)来完成。首级电路的采样/保持器对输入信号取样后先由一个m位分辨率粗A/D转换器对输入进行量化，接着用一个至少n位精度的乘积型数模转换器(MDAC)产生一个对应于量化结果的模/拟电平并送至求和电路，求和电路从输入信号中扣除此模拟电平。并将差值精确放大某一固定增益后关交下一级电路处理。经过各级这样的处理后，最后由一个较高精度的K位细A/D转换器对残余信号进行转换。将上述各级粗、细A/D的输出组合起来即构成高精度的n位输出。
优点：有良好的线性和低失调;可以同时对多个采样进行处理，有较高的信号处理速度，典型的为Tconv<100ns;低功率;高精度;高分辨率;可以简化电路。
缺点：基准电路和偏置结构过于复杂;输入信号需要经过特殊处理，以便穿过数级电路造成流水延迟;对锁存定时的要求严格;对电路工艺要求很高，电路板上设计得不合理会影响增益的线性、失调及其它参数。
目前，这种新型的ADC结构主要应用于对THD和SFDR及其它频域特性要求较高的通讯系统，对噪声、带宽和瞬态相应速度等时域特性要求较高的CCD成像系统，对时域和频域参数都要求较高的数据采集系统。
确定A/D转换器件在确定设计方案后，首先需要明确A/D转换的需要的指标要求，包括数据精度、采样速率、信号范围等等。
1.确定A/D转换器的位数在选择A/D器件之前，需要明确设计所要达到的精度。精度是反映转换器的实际输出接近理想输出的精确程度的物理量。在转化过程中，由于存在量化误差和系统误差，精度会有所损失。其中量化误差对于精度的影响是可计算的，它主要决定于A/D转换器件的位数。A/D转换器件的位数可以用分辨率来表示。一般把8位以下的A/D转换器称为低分辨率ADC，9~12位称为中分辨率ADC，13位以上为高分辨率。A/D器件的位数越高，分辨率越高，量化误差越小，能达到的精度越高。理论上可以通过增加A/D器件的位数，无止境提高系统的精度。但事实并非如此，由于A/D前端的电路也会有误差，它也同样制约着系统的精度。
比如，用A/D采集传感器提供的信号，传感器的精度会制约A/D采样的精度，经A/D采集后信号的精度不可能超过传感器输出信号的精度。设计时应当综合考虑系统需要的精度以及前端信号的精度。
2.选择A/D转换器的转换速率在不同的应用场合，对转换速率的要求是不同的，在相同的场合，精度要求不同，采样速率也会不同。采样速率主要由采样定理决定。确定了应用场合，就可以根据采集信号对象的特性，利用采样定理计算采样速率。如果采用数字滤波技术，还必须进行过采样，提高采样速率。
3.判断是否需要采样/保持器采样/保持器主要用于稳定信号量，实现平顶抽样。对于高频信号的采集，采样/保持器是非常必要的。如果采集直流或者低频信号，可以不需要采样保持器。
4.选择合适的量程模拟信号的动态范围较大，有时还有可能出现负电压。在选择时，待测信号的动态范围最好在A/D器件的量程范围内。以减少额外的硬件付出。
5.选择合适的线形度在A/D采集过程中，线形度越高越好。但是线形度越高，器件的价格也越高。当然，也可以通过软件补偿来减少非线性的影响。所以在设计时要综合考虑精度、价格、软件实现难度等因素。
ADC性能提高的建议
虽然ADC看起来非常简单，但它们必须正确使用才能获得最优的性能。ADC具有与简单模拟放大器相同的性能限制，比如有限增益、偏置电压、共模输入电压限制和谐波失真等。ADC的采样特性需要我们更多地考虑时钟抖动和混叠。以下一些指南有助于工程师在设计中充分发挥ADC的全部性能。
模拟输入
要认真对待ADC的模拟输入信号，尽量使它保持干净，“无用输入”通常会导致“数字化的无用输出”。模拟信号路径应远离任何快速开关的数字信号线，以防止噪声从这些数字信号线耦合进模拟路径。
虽然简化框图给出的是单端模拟输入，但在高性能ADC上经常使用差分模拟输入。差分驱动ADC可以提供更强的共模噪声抑制性能，由于有更小的片上信号 摆幅，因此一般也能获得更好的交流性能。差分驱动一般使用差分放大器或变压器实现。变压器可以提供比放大器更好的性能，因为有源放大器会带来影响总体性能 的额外噪声源。但是，如果需要处理的信号含有直流成份，具有隔直流特性的变压器就不能用。在设计预驱动电路时必须考虑驱动放大器的噪声和线性性能。需要注 意的是，因为高性能ADC通常有非常高的输入带宽，因此在ADC输入引脚处直接滤波可以减少混入基带的宽带噪声数量。
参考输入
参考输入应看作是另一个模拟输入，必须尽可能保持干净。参考电压(VREF)上的任何噪声与模拟信号上的噪声是没有区别的。一般ADC的数据手册上会 规定要求的去耦电容。这些电容应放置在离ADC最近的地方。为了节省电路板面积，PCB设计师有时会将去耦电容放在PCB的背面，这种情况应尽可能避免， 因为过孔的电感会降低高频时电容的去耦性能。VREF通常用来设置ADC的满刻度范围，因此减小VREF电压值会减小ADC的LSB值，使得ADC对系统 噪声更加敏感(1V满刻度10位ADC的LSB值等于1V/210=1mV)。
图1：典型的模数转换器功能框图
时钟输入
根据具体的应用，数字时钟输入可能与模拟输入具有同等的重要性。ADC中有两大噪声源：一个是由输入信号的量化引起的(正比于ADC中的位数)，另一个是由时钟抖动引起的(在错误时间点采样输入信号)。根据以下公式，在非过采样ADC应用中量化噪声将限制最大可能的信噪比(SNR)值。
其中，N为ADC的位数、SNR为信噪比。
从直观感觉这是有意义的：每增加一位，ADC编码的总数量就会增加一倍，量化不确定性可降低一半(6dB)。因此理论上一个10位ADC可以提供61.96dB的SNR。根据以下等式，采样时钟上的任何抖动都会进一步降低SNR：
其中，SNRj是受抖动限制的SNR，fa是模拟输入频率，tj是时钟抖动的均方根(rms)值。
用抖动等于8ps的采样时钟数字化70MHz的模拟信号，可以得到接近49dB SNR的有限抖动，相当于将10位ADC的性能降低到了约8位。时钟抖动必须小于2ps才能取得等效于10位ADC的SNR。还有许多影响SNR的二阶因 素，但上述等式是非常好的一阶接近函数。差分时钟常用来减小抖动。
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