利用多通道ADC器件增强高端数据采集系统的应用性能

（文章来源：世界产品与技术，作者：Rob Reeder , Mark Looney , Jim Hand ）

就像兔子诱惑狗赛跑一样，兔子必须要比狗跑的快，要求最严格的数据采集系统的性能自然要高于民用模数转换器（ADC）。这些极严格的要求推动IC制造商及其用户的发展，出现许多满足高端数据采集系统需求的“增强性能”的创新方法。

其中一种方法是通过采用多通道ADC填充转换器的“时隙”来大幅度增加采样速率、降低噪声或扩展动态范围。随着给定带宽和分辨率下的单个ADC的成本、尺寸和功耗的降低，并且随着多个转换器（通常封装在一起）的应用越来越多，该方法变得越来越切实可行。

本文将讨论两种多通道方法：信号平均--保证采样速率不变，增加分辨率；时间交织——保证分辨率不变，提高采样速率。采用这两种方法的产品已经诞生，例如ADI公司的AD10678（16 bit，80 MSPS ADC）和AD12500（12 bit，500 MSPS ADC）。

信号平均

信噪比（SNR，以 dB为单位），是成像和雷达等应用中的关键性能指标。这些系统中使用的ADC可能会受到许多外部噪声源的影响，包括时钟噪声、电源噪声和布线引入的耦合数字噪声。只要不相关噪声源的平方和的平方根（RSS）小于ADC固有量化噪声，输出平均就会有效地降低总体本底噪声。

那些需要较高SNR的系统通常使用数字后处理器将多个ADC通道的输出加和。信号直接相加，而来自单独ADC（假设不相关）的噪声采用RSS加和，因此输出加和提高了总体SNR。四个ADC输出的加和会提高6 dB SNR，即1 LSB。AD6645 14 bit 80 MSPS ADC规定有效位数（ENOB）为12。图1示出四个AD6645的输出加和增加了2 bit分辨率和1 bit性能。

每个ADC的输入包含一个信号项（VS）和一个噪声项（VN）。对四个噪声电压求和得到的总电压VT等于四个信号电压的线性和加上四个噪声电压的RSS值，即：

由于VS1=VS2=VS3=VS4，等效于信号被放大了四倍，而ADC的噪声（RMS值）只放大了两倍，从而使信噪比增大两倍，即增加6.02 dB。因此，四路信号求和所获得的6.02 dB增量（∆SNR）使有效分辨率提升了1bit。因为SNR（dB）=6.02N+1.76，N为位数，所以，

表1 中示出了多个ADC输出加和所获得的SNR增量。从简单性考虑，四个ADC加和是显然的选择。某些重要应用也会考虑更多的ADC加和，但应取决于其它系统指标要求（包括成本）和可提供的印制电路板（PCB）尺寸。

14 bit ADC理想的SNR为（6.02 × 14） + 1.76 = 86.04 dB。然而，AD6645的技术资料中提供的SNR的典型值仅为74 dB，所以其ENOB仅为12 bit。

因此，四路转换器输出求和可以补偿额外的1 bit分辨率，加上原来系统级ENOB可到达13 bit（80 dB） 。

当然，这样的系统需要付出一些设计努力，以及一些系统原型设计、鉴定和测试开发的代价。但是，AD10678集成了4个AD6645，一个时钟分配系统，以及一个已配置好的复杂可编程逻辑器件（CPLD）以提供高速加法运算。现在可提供的AD10678以低成本和占用2.2 × 2.8英寸PCB面积的封装，通过测试完全达到规定技术指标。图2所示的快速傅立叶变换（FFT）结果证明了ADC的优良性能，在80 MSPS时钟和10 MHz模拟输入条件下能够提供80.22 dB SNR。

除了提高SNR，这种体系结构还提高了DC精度。四个ADC的失调和增益误差是不相关的，因此采用降低噪声一样的方法来降低系统失调和增益误差。但是在线性误差方面上没有改善，实际上无杂散动态范围（SFDR）取决于最差的ADC。

但是这种方案需要占用较大的PCB面积和4倍的功耗，但与以4倍采样速率工作的单ADC的输出平均方案相比，采用这种方法仍然具有优势。尽管以提高采样速率增加采样点数也会降低输入信号中的常模噪声。随着制造工艺的改进，新的设计使ADC的内核功耗进一步降低；另外可提供的4通道和8通道ADC的出现使多ADC系统更容易实现，并且减小了封装尺寸。例如，AD9259 4 通道14 bit， 50 MSPS ADC采用 48引线LFCSP （7 mm × 7 mm） 封装，其每通道功耗仅为100 mW。

虽然用提高输入电压的标准化做法来提高规定的SNR是可行的，但这会增加驱动放大器的设计压力，并且由于信号和噪声一起被放大，所以会降低系统SNR。加和体系结构的另一个微妙优点是，满度模拟输入不需要大于使用单ADC时的输入。

比较硬件和软件成本，信号平均的方法本身要比数字滤波有优势，但对于要提供经济有效的硬件处理和软件滤波的总体系统考虑所要求的数字滤波，软件常常使工作更容易。

时间交织

M个ADC的时间交织可以使采样速率提高到M倍。通过合理地配置每个ADC时钟信号的相位，任何一款标准ADC IC的最大采样速率可乘以系统内ADC的数量。每个ADC所需的合适的时钟相位可以按下式计算：

M表示ADC的数量

m表示具体ADC的序号，即1≤m≤M

例如，一个采用AD9444 14 bit， 80 MSPS ADC组成的4通道系统，当每路时钟相位以90°（π/2）间隔适当递增时，将会产生14 bit，320 MSPS的效果。图3示出这类系统的基本框图。在AD12400/AD12500系列产品中已经采用了12 bit集成解决方案的时间交织方法。图4示出了AD12500框图，其中包括ADC、时钟管理、电源和数字后处理所有必需的功能。

增加ADC系统的采样速率最明显的好处是增加模拟采样带宽，又称作奈奎斯特频带。增加数字化仪器系统中奈奎斯特频带可以提供很多好处：数字示波器可以扩展模拟输入带宽；软件定义无线电系统可以增加信道数；雷达系统可以提高空间分辨率。图5示出14 bit，320 MSPS ADC系统对22 MHz频率信号采样的仿真FFT图。

该ADC系统的FFT频谱拥有160 MHz奈奎斯特频带。为了讨论方便，160 MHz奈奎斯特带宽被分为4个独立的40 MHz频带，每个频带代表着采样速率为80 MSPS的单个AD9444的奈奎斯特频带。22 MHz基频位于频带1。在图5可以观察到，除了基频，还可以观察到两种类型的非谐波失真分量--失调杂散和镜像杂散。对于单频输入信号引起的失真分量位置可以通过以下关系式来确定：

这些失真分量的出现是与时间交织有关的主要挑战。它们直接影响通道之间的增益、相位和失调匹配误差。实际上，这些杂散信号的幅度直接与误差幅度成正比1，2。例如，一个通道上1%的增益误差会造成52 dBc的镜像杂散幅度。当系统频率规划涉及到位于失真边带的频带时，这些杂散信号均会成为问题。在这种情况下，在开发过程中必须谨慎地管理通道之间的匹配特性。如果系统性能目标是10 bit ENOB，而且镜像杂散信号是主要因素，那么增益匹配误差必须优于0.1%，相位匹配误差必须优于0.07°（2ps @100 MHz）！为达到这个性能等级，从实现的角度考虑，必须减少或消除许多不同的误差源。

每个ADC的模拟输入和时钟输入的印制线尺寸必须匹配以保证传播时延在预算等级之内。虽然时钟电路功能很简单，但它也会引入影响系统性能的误差。与现有的ECL制造工艺相比，先进的工艺，例如硅锗RSECL（低摆幅ECL）工艺能够在信号上升、下降时和传播时延方面提供很大改进。根据输入频率，还可采取手工线路长度调整以克服孔径延时误差。

由于电源性能水平之间的差异，所以需要使用允许误差小的电源，例如靠近ADC安装的线性稳压器。另外，与温度相关的性能也需要通过机械设计保证与ADC的温度特性严格匹配。挑选ADC时还需要考虑以下一项或所有指标的匹配：增益、失调、孔径延迟和输入电容。显然，挑选四个独立的所有关键性能指标的允许误差严格匹配的ADC非常困难和昂贵！必须谨慎权衡对系统设计的开发和元件成本所增加的复杂性和风险。

采用模拟调整处理方案可以在很窄的工作条件设置下与时间交织系统中的ADC通道之间相匹配。然而采用数字后处理方法能够在很宽的工作条件设置下实现严格的通道匹配。高速、可配置数字平台，例如现场可编程门阵列（FPGA），为集成先进的后处理方法——例如AFB先进的滤波器组 ，提供了方便的工具。

AD12400 12 bit， 400 MSPS ADC包含两个高速ADC，并且采用时间交织方法和AFB滤波器组达到采用单个民用ADC所无法实现的性能（到本文写作之日）。图6示出宽带动态性能数据，并且对模拟和数字调整方法做了比较。采用“手动调整”每个通道在128 MHz处的增益和相位可达到14bit的匹配程度（86 dBc），但性能下降得非常快：12 bit（74 dBc）性能的带宽仅为20 MHz。另一方面，采用数字调整方法，在170 MHz整个测试范围内能保持优于12 bit性能--精心设计的数字后处理方法带来的明显性能优势。

因此，当系统设计要求采样速率高于市场上可提供的单个ADC的采样速率时，考虑采用时间交织方法是很有价值的。如果在整个奈奎斯特频带内都需要保持10～12 bit性能，那么集成解决方案，例如AD12400 和AD12500，由于成功地克服了与严格通道匹配要求有关的困难而发挥了时间交织方法的优势。

信号平均 与 时间交织

这里我们已经总结了能够超越当前可提供的单个ADC具备性能的两种方法。我们已经给出了使用这两种方法实现的可提供高性能多芯片产品实例。事实上，这类标准的产品已经面市--解决了设计问题并且提供了标准技术规范--足够满足许多客户的需求。但是，下面的解释对想进一步研究使用标准的单个ADC或多通道非配置ADC提高性能应用领域的用户有所裨益。

比较拓扑结构的常用衡量指标是SNR。假设选择的ADC是AD9444，系统设计需要40 MHz带宽和79 dB典型值SNR，那么我们可以考虑信号平均和时间交织。两种方法都需要使用四个AD9444，以便比AD944固有的SNR提高5～6 dB。因为两种方法在降噪方面作用相当，因此需要进一步权衡以体现典型设计的市场空间。

首先，信号平均方法没有时间交织方法实现起来那么复杂。信号平均电路中四个ADC所需要的时钟可以从一个阻性分配器、一个磁性分配器或是一个简单的1:4扇出的时钟分配IC获得。时间交织的方法需要使用至少两个D触发器来实现4分频和90°间隔相序功能。在某些情况下，可能还需要四个附加触发器缓冲定时信号，以保持严格的时序。为了实现提高预期的6 dB SNR目标，时间交织方法可能需要使用数字滤波器，它要求实时乘法器和加法器（如果用于系统设计，或者还需要一些处理时间）。然而信号平均的方法只需要一个实时加法器，从而真正减少了数字逻辑电路。

每一种降噪方法的有效性也必须仔细考虑。特别是必须了解每个通道的相关噪声和带宽水平。因为随着通道间相关噪声增加，信号平均方法的有效性会越来越低。在抖动和相位噪声是主要噪声源的系统中，存在相关噪声的风险会影响SNR的提高。

时间交织方法实际上是在4倍带宽范围内散布噪声，然后滤除无用的120 MHz。在这种情况下，必须研究和掌握噪声频谱的宽带特性。如果通道的噪声频谱内容平均分布在整个160 MHz奈奎斯特频带，那么这种方法可以提高6 dB SNR。但是，如果噪声分布主要集中在有用的40 MHz带宽之内，那么提高6 dB SNR的目标可能无法实现。

比较这两种方法的另一个重要考虑因素是频率规划。如果使用一种单频系统，并且其输入频率在单ADC采样速率（例如20 MHz）的1/4以上，则第2、第3、第4、第5、第6次谐波落在40 MHz有用频带之外。因此，这些高次谐波会被数字噪声滤波器削减或滤除。此外，前面讨论的镜像杂散信号也会落在有用频带之外，从而被滤除。在多频系统中，一些谐波成分也会落在有用带宽之外，从而会减小系统的总谐波失真。

总之，信号平均方法提供了一种提高6 dB SNR的简单方法，而时间交织方法为开发系统体系结构提供了一些值得考虑的好处。

多通道ADC系统的使用

多通道ADC在提高数字采集系统方面已经起到了重要作用。成像系统通过对多路ADC进行加和来优化信号以提高清晰度。数字示波器制造商已经开发了ADC时间交织方法以满足高采样速率的要求。其它使用频分多址（FDMA）的接收系统也采用了多个ADC 通道对频带进行划分--减低对每个ADC输入带宽的需求，从而进一步增大动态范围。为了节省功耗和尺寸，采用4通道ADC和8通道ADC 多通道IC封装的ADC越来越多，正在利用它们开发多通道系统体系结构以提供前所未有的功能和性能。

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