电子发烧友App
(2)
故定义最大采样频率，其构成为：
其本身由输出数据的读取速率调理，其中，
图4.AD4020的时序图。
幸运的是，AD4020的转换时间超短，为325 ns，采样速率为1 MSPS，采样时间为675 ns，基于此，其串行数据读取频率低于33 MHz，与DSP同步串口（如SHARC® ADSP-21479）相当，功耗也非常低。
一款超低功耗的多通道系统
出于能耗、精度和操作模式选择灵活性的原因，同时也是出于商业考虑，在这些应用中不能考虑基于FPGA的解决方案。要处理来自这些20位ADC的串行输出并实现最优抽取滤波器，只能使用DSP浮点处理器。
如今，有许多数据采集系统都能通过大量信道同时采样。这就导致许多ADC并行运行，同时由同一个控制器控制，该控制器还要负责收集数据并将其存储在存储器中以供后续分析。
运用SHARC ADSP-21479或其快速版ADSP-21469和ADSP-21489（时钟频率为450 MHz）等高性能SAR ADC构建的系统不但现实可行，而且在性能、开发时间、能耗和紧凑性等方面也是可圈可点。这些处理器具有支持8个模数数字化通道所需要的全部功能和外设，包括同步串行接口、不同时钟信号的发生以及触发转换等。在所有SHARC处理器中，ADSP-21479是唯一一款采用低泄漏65纳米CMOS工艺制造的32/40位浮点DSP，其优势是能大幅降低泄漏或静态电流，并且其结温几乎呈指数级演进。作为处理器及其外设频率和活动函数的动态电流也低于以标准或快速CMOS工艺制造的处理器。不足之处则在于，相比常规版本，其最大CPU频率下降了约30%-40%，但仍然足以满足此类应用的需求。
ADSP-21479搭载了多种外设，其中有一个特殊模块被称为串行输入端口(SIP)，该模块能同时从同步运行的8个外部串口发射器接收信号流以及时钟和同步信号。事实上，可以将与AD4020类似的8个ADC直接接入该接口，从而接入处理器。如图5所示，8个通道有自己的IDP_SCK时钟、IDP_FS同步和IDP_DAT输入信号，一旦解串行，它们的数据会自动复用到32位、8字FIFO存储器中，然后通过64位DMA数据包或CPU执行的读取操作，传输到SHARC内部RAM。DMA传输操作中，SIP由运行于自动乒乓模式下的双索引DMA通道伺服。此外，ADSP-21479还搭载有四个精密时钟发生器（用于低抖动，缩写为PCG），能够从内部或外部源(TCXO)生成独立的时钟和同步信号对。通过编程20位内部分频器可取得这些激励的频率、周期、脉冲宽度和相位。每个PCGx生成单元提供由一对AD4020转换器共享的一对CLK/FS信号，但在转换阶段时钟必须静音，所以需要一个逻辑门，以便把IDP_FS信号和IDP_SCK信号结合起来形成SCK时钟。图5中的时序图显示，一旦转换时间tconv已经过去，必须尽可能快地以33.3 MHz的速率，从当前样本中读取20位数据，以在采样频率中维持1 MSPS的神奇屏障。大约600 ns后，数据被传输到其中一个SIP缓冲器中，此时可以使用IDP_FS或CNV信号启动新的转换周期，使AD4020进行新的转换操作。使后者的最大转换时间达到325 ns，这对应于CNV信号的脉冲宽度，即12个IDP_SCK时钟周期或360 ns。总之，如图5中的时序图所示，一个完整的扫描周期需要32个IDP_SCK信号周期，总时间为960 ns，因此其最大采样速率为1.040 MSPS。
同样，ADC LTC2378-20可以与ADSP-21489相关联，因为它能够在高达50 MHz的外设时钟频率下工作，在这种情况下，采样速率为900 kSPS，如表1所示。遗憾的是，静态电源电流(Iddint)或后者的泄漏电流远高于动态电流，使得该配置的总功耗超过可用功率，达到不可接受的程度。
抽取滤波
假设将这些转换器用于过采样模式，如此，就有必要提供一个能满足上述要求且针对目标频带定制的抽取滤波器，在所需计算能力和功耗方面尽量降低对DSP的影响。目前，用于改变采样速率的程序已经成为一种标准的数字信号处理操作，可以用内插器和数字抽取器实现。出于相位响应线性度考虑，低通抽取滤波器采用有限脉冲响应(FIR)拓扑结构，可以根据效率要求采用不同的拓扑结构：
► 抽取专用直接或优化FIR滤波器
► 级联多速率FIR滤波器（1/2频段）
► 多相FIR滤波器
无论是FIR还是IIR类型的多相滤波器都是抽取或插值滤波器最有效的实现方案之一。然而，传统数字处理方案要求在抽取之前进行滤波。在此假设下，1/M抽取滤波器由低通滤波器和紧随其后的采样频率降级组成（图6a）。预先对信号滤波，避免频谱混叠，然后以M-1的速率定期消除样本。然而，常规FIR或其他结构针对这些抽取滤波器的直接实现方案存在资源浪费问题，因为被拒样本是几十甚至几百次累乘(MAC)的结果。使用分解成若干滤波器组的多相滤波器或是针对抽取进行优化的滤波器，可以基于某些特点（如图6b所示）形成高效的滤波器。
凭借FIR滤波专用SIMD架构和硬件加速器，以及针对数字信号处理而优化的指令集，SHARC ADSP-21479特别适合实现这些类型的滤波器。每个SHARC处理单元都有一个32/40位乘法器累加器，能够在266 MHz的CPU频率下，每秒实现533次定点或浮点MAC计算。然而，对于一些存在显著延迟（房间均衡或音效）的应用，需要增加计算能力，使内核从诸如FIR、IIR、FFT滤波等密集和持续乘法运算中解脱出来，用专门的硬件加速器去执行这些运算。如此，用户就能完全自主决定，将CPU用于计算需要执行复杂搜集的复杂算法。FIR滤波专用加速器有专门的本地存储器，用于存储数据和系数，并具有以下特征：
故定义最大采样频率，其构成为：
前天 11:34 上传
下载附件 (1.44 KB) (3)其本身由输出数据的读取速率调理，其中，
前天 11:34 上传
下载附件 (1.42 KB) (4) tsck = 1/Fsck
前天 11:34 上传
下载附件 (18.78 KB)图4.AD4020的时序图。
幸运的是，AD4020的转换时间超短，为325 ns，采样速率为1 MSPS，采样时间为675 ns，基于此，其串行数据读取频率低于33 MHz，与DSP同步串口（如SHARC® ADSP-21479）相当，功耗也非常低。
一款超低功耗的多通道系统
出于能耗、精度和操作模式选择灵活性的原因，同时也是出于商业考虑，在这些应用中不能考虑基于FPGA的解决方案。要处理来自这些20位ADC的串行输出并实现最优抽取滤波器，只能使用DSP浮点处理器。
如今，有许多数据采集系统都能通过大量信道同时采样。这就导致许多ADC并行运行，同时由同一个控制器控制，该控制器还要负责收集数据并将其存储在存储器中以供后续分析。
运用SHARC ADSP-21479或其快速版ADSP-21469和ADSP-21489（时钟频率为450 MHz）等高性能SAR ADC构建的系统不但现实可行，而且在性能、开发时间、能耗和紧凑性等方面也是可圈可点。这些处理器具有支持8个模数数字化通道所需要的全部功能和外设，包括同步串行接口、不同时钟信号的发生以及触发转换等。在所有SHARC处理器中，ADSP-21479是唯一一款采用低泄漏65纳米CMOS工艺制造的32/40位浮点DSP，其优势是能大幅降低泄漏或静态电流，并且其结温几乎呈指数级演进。作为处理器及其外设频率和活动函数的动态电流也低于以标准或快速CMOS工艺制造的处理器。不足之处则在于，相比常规版本，其最大CPU频率下降了约30%-40%，但仍然足以满足此类应用的需求。
ADSP-21479搭载了多种外设，其中有一个特殊模块被称为串行输入端口(SIP)，该模块能同时从同步运行的8个外部串口发射器接收信号流以及时钟和同步信号。事实上，可以将与AD4020类似的8个ADC直接接入该接口，从而接入处理器。如图5所示，8个通道有自己的IDP_SCK时钟、IDP_FS同步和IDP_DAT输入信号，一旦解串行，它们的数据会自动复用到32位、8字FIFO存储器中，然后通过64位DMA数据包或CPU执行的读取操作，传输到SHARC内部RAM。DMA传输操作中，SIP由运行于自动乒乓模式下的双索引DMA通道伺服。此外，ADSP-21479还搭载有四个精密时钟发生器（用于低抖动，缩写为PCG），能够从内部或外部源(TCXO)生成独立的时钟和同步信号对。通过编程20位内部分频器可取得这些激励的频率、周期、脉冲宽度和相位。每个PCGx生成单元提供由一对AD4020转换器共享的一对CLK/FS信号，但在转换阶段时钟必须静音，所以需要一个逻辑门，以便把IDP_FS信号和IDP_SCK信号结合起来形成SCK时钟。图5中的时序图显示，一旦转换时间tconv已经过去，必须尽可能快地以33.3 MHz的速率，从当前样本中读取20位数据，以在采样频率中维持1 MSPS的神奇屏障。大约600 ns后，数据被传输到其中一个SIP缓冲器中，此时可以使用IDP_FS或CNV信号启动新的转换周期，使AD4020进行新的转换操作。使后者的最大转换时间达到325 ns，这对应于CNV信号的脉冲宽度，即12个IDP_SCK时钟周期或360 ns。总之，如图5中的时序图所示，一个完整的扫描周期需要32个IDP_SCK信号周期，总时间为960 ns，因此其最大采样速率为1.040 MSPS。
同样，ADC LTC2378-20可以与ADSP-21489相关联，因为它能够在高达50 MHz的外设时钟频率下工作，在这种情况下，采样速率为900 kSPS，如表1所示。遗憾的是，静态电源电流(Iddint)或后者的泄漏电流远高于动态电流，使得该配置的总功耗超过可用功率，达到不可接受的程度。
抽取滤波
假设将这些转换器用于过采样模式，如此，就有必要提供一个能满足上述要求且针对目标频带定制的抽取滤波器，在所需计算能力和功耗方面尽量降低对DSP的影响。目前，用于改变采样速率的程序已经成为一种标准的数字信号处理操作，可以用内插器和数字抽取器实现。出于相位响应线性度考虑，低通抽取滤波器采用有限脉冲响应(FIR)拓扑结构，可以根据效率要求采用不同的拓扑结构：
► 抽取专用直接或优化FIR滤波器
► 级联多速率FIR滤波器（1/2频段）
► 多相FIR滤波器
无论是FIR还是IIR类型的多相滤波器都是抽取或插值滤波器最有效的实现方案之一。然而，传统数字处理方案要求在抽取之前进行滤波。在此假设下，1/M抽取滤波器由低通滤波器和紧随其后的采样频率降级组成（图6a）。预先对信号滤波，避免频谱混叠，然后以M-1的速率定期消除样本。然而，常规FIR或其他结构针对这些抽取滤波器的直接实现方案存在资源浪费问题，因为被拒样本是几十甚至几百次累乘(MAC)的结果。使用分解成若干滤波器组的多相滤波器或是针对抽取进行优化的滤波器，可以基于某些特点（如图6b所示）形成高效的滤波器。
凭借FIR滤波专用SIMD架构和硬件加速器，以及针对数字信号处理而优化的指令集，SHARC ADSP-21479特别适合实现这些类型的滤波器。每个SHARC处理单元都有一个32/40位乘法器累加器，能够在266 MHz的CPU频率下，每秒实现533次定点或浮点MAC计算。然而，对于一些存在显著延迟（房间均衡或音效）的应用，需要增加计算能力，使内核从诸如FIR、IIR、FFT滤波等密集和持续乘法运算中解脱出来，用专门的硬件加速器去执行这些运算。如此，用户就能完全自主决定，将CPU用于计算需要执行复杂搜集的复杂算法。FIR滤波专用加速器有专门的本地存储器，用于存储数据和系数，并具有以下特征：
前天 11:34 上传
下载附件 (74.81 KB)
工商网监
评论