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多个转换器的同步对于雷达、电子战 （EW）、超声波和其他使用数字波束成形技术以操纵大数据场的多通道应用等应用非常有用。需要注意的是，当使用GSPS模数转换器（ADC）时，需要相同的要求来促进同一系统内多个转换器的同步。但是，速度和界面使这更难实现。
本文将介绍两种方法：确定性延迟的使用和JESD204B接口数据字内控制位的使用。这两种方法都是JESD204B子类1的特点。新发布的AD9625 （12位、2.5 GSPS ADC）用作测试工具，提供多个转换器同步所需遵循的设计规则的基线结果。
概述和方法
同步多个ADC是航空航天和国防工业的基本要求。AD9625是一款12位、2.5 GSPS ADC，其标准特性之一是便于同步多个转换器。同步定义为使每个转换器达到等于或小于单个时钟周期的精度的能力，仅取决于ADC的孔径抖动、时钟抖动和时钟分配精度。AD9625采用符合标准JESD204B接口技术的高速串行数据通道。基于JESD204B的转换器在市场上仍然相对较新，许多用户是第一次采用这项技术，担心同步多个设备的能力。本文应消除部分或全部这些问题，因为使用相对简单的台架测试设置来成功同步两个转换器并显示可扩展性。
有两个独特的选项可用于将多个AD9625同步在一起。一种方法是使用确定性延迟，然后必须针对每个单独的数据路径调整延迟，以纠正时序不匹配。因此，本文将不介绍此方法。本文重点介绍使用通常称为时间戳方法的第二个选项。请记住，这两种方法都是JESD204B子类1的特性，该子类9625用作AD<>设计的一部分。在本文中，时间戳方法将是重点，主要是因为无需测量从每个转换器到每个FPGA的时间延迟。对于较大的系统，这一点尤其重要，因为可以使用数百个转换器，这些转换器可用于地面雷达系统等应用。
在我们继续之前，一个将从同步中受益的关键应用是雷达。在这种情况下，不需要绝对时间测量。设计人员只需要关注从一个接收元素到下一个接收元素的相对时间。最后，使用时间戳时，数据处理的强度较低，因为FPGA或处理器仅在每个数据集中查找时间标记。使用此时间标记，设计人员可以对齐数据，并从每个转换器路径的定义同步点运行算法。无需担心每个转换器到其各自FPGA的走线长度距离，这些距离是无限数量的转换器/FPGA对。这种布线可能会跨越多个电路板，使其在应用设计中更加有用。本文 介绍 同步 高速 GSPS 转换器 时 应 遵循 的 基本 设计 规则、 需要 采取 的 测试 步骤 以及 预期 的 最终 结果。
关于JESD204B的说明
AD9625是一款12位、2.5 GSPS高速ADC，串行输出符合JESD204B标准。在JESD204B标准中，有多个子类针对不同的目的进行了优化。有关JESD204B的更多详细信息，请参阅子类的完整列表。
AD9625使用子类1，这对于如何执行这种同步方法至关重要。子类 1 使用 SYSREF 信号来对齐串行输出数据。SYSREF信号被时钟输入转换器的输出数据。这种布置允许SYSREF与转换时钟同步，并确保每个分布式SYSREF信号同时到达每个转换器。这将生成一个标记或时间戳，放置在JESD204B串行输出数据中，显示同步数据分析应开始的确切点。
AD9625提供两种使用该标记的选项。设计人员可以使用作为整个 16 位 JESD 字一部分的单独控制位，或者用 SYSREF 时间戳替换转换器的 LSB。应该注意的是，本文中描述的测试使用了LSB选项。同样重要的是要注意，这些控制位的实现以及用于同步多个转换器的方式不是JESD规范的一部分。JESD字中每个控制位的名称由每个单独的转换器设计自行决定，并且可能因转换器而异。
测试设置
图 1 中的设置显示了如何同步两个转换器。理论上，可以同步的转换器数量没有限制。从正确设计的AD9625电路板开始，如图2和图3所示，测试设置需要以下设备：
两台运行 Windows 操作系统的标准台式机/笔记本电脑®
两个赛灵思 VC707 开发套件®
两块AD9625 FMC板，AD-FMCADC2-EBZ
泰克 HFS 9009 脉冲发生器和激励系统
两台罗德与施瓦茨SMA100A信号发生器，带B22低相位噪声选项®
两根 24 GHz 匹配射频电缆，用于时钟和 SYSREF 连接
图1.测试设置及其主要互连的框图。
图2.AD9625 带同步连接的 FMC 板 （AD-FMCADC2-EBZ）。
图3.AD-FMCADC2-EBZ 连接到 FMC1，VC707 Xilinx 开发中的 HPC 插槽。
信号发生器（SMA100A）为每个转换器提供2.5 GHz采样时钟。然后使用 5350–244 皮秒脉冲实验室功率分配器将单个输出分成两个时钟。然后，从两个分压输出将一对相位和长度匹配的电缆连接到每个AD9625板。这可确保时钟在到达每个转换器时是同步的。
脉冲发生器（HFS 9009）的任务是生成SYSREF信号。脉冲发生器是专门为此任务选择的，因为它提供多个具有合理低抖动的差分输出，并且能够使一个差分输出相对于另一个差分输出偏斜，从而能够根据需要相对于采样时钟移动SYSREF信号的位置，以确保不违反建立和保持时间。
接下来，模拟输入也必须以与采样时钟相同的方式进行分离。使用另一个带有一对相控匹配电缆的功率分配器可确保两个模拟输入信号同时到达每个转换器的输入。
AD9625 （AD-FMCADC2-EBZ） 板通过 HPC FMC 连接器连接到 VC707 评估平台。Xilinx ChipScope 和 SDK 软件工具用于与 VC707 接口，并实施时间戳程序并捕获数据。
测试程序
要手动触发SYSREF，需要激活脉冲发生器以对齐每个转换器的SYSREF信号。检测到 SYSREF 标记后，每个 FPGA 将执行数据捕获，如图 4 所示。
图4.Xilinx 芯片示波器屏幕截图显示使用 SYSREF 触发的数据捕获。
每条红线代表一个LSB SYSREF标记，而蓝色波形表示实际捕获的数据。如上所示成功捕获数据后，数据将被导出以在 MATLAB 中进行处理。®
同步结果
在 MATLAB 中分析导出的原始数据后，可以将每个 ADC 的时域重建数据绘制在彼此之上（图 5）。
图5.时域中原始数据的 MATLAB 重建。
图6显示了图5放大后的上升沿。水平轴表示样本。代表两个独立且同步的ADC/FPGA数据集的蓝线和红线之间的增量在视觉上看起来小于一个样本偏差。
图6.图5的放大视图，上升沿。
表1查看了样本相位增量的子集，因为它与图1中具有710 MHz模拟输入的测试配置设置有关。
| 样品集 | 第 1 阶段 | 第 2 阶段 | 相位增量 | 样本增量 |
| 1 | –2.5598 | –2.2897 | –0.2701 | –0.1513 |
| 2 | 2.5860 | 2.8579 | –0.2719 | –0.1523 |
| 3 | 0.0940 | 0.3648 | –0.2708 | –0.1517 |
表1中的测试结果显示，模拟输入工作频率为710 MHz，三个单独的捕获产生了同样准确的结果。同样，每个结果同步到±0.5个样本以内。请注意，在测试设置中对两个源进行相位锁定以提供同步采样时钟和SYSREF输入非常重要。如果这两个边沿在时间上相对于彼此自由移动，而不是锁相，那么从统计学上讲，预期最终会经常违反设置和保持时间。
随着市场上新的和即将推出的JESD204时钟分配IC，如HMC7044、AD9525和AD9528，它将自动处理每个时钟和SYSREF输入的锁相。
结论
使用这种测试设置方法证明，通过使用SYSREF和时间戳方法，两个AD9625、12位、2.5 GSPS ADC可以与JESD204B高速串行数字接口同步，达到优于一个采样精度。虽然这种方法使用了大量的台式测试设备，这很麻烦，但很快就可以使用ADI公司新发布的时钟器件实现相同的同步设置，从而提供更简单的解决方案。
除了证明两个转换器之间的同步之外，本文还概述了这一概念可以扩展为包含多个转换器，其中雷达、电子战和军事通信应用等应用将在GSPS速度下从这种新功能中受益匪浅。
审核编辑：郭婷
工商网监
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