怎样理解EMC电路

式中，厂是频率，单位是GHz；7r是信号上升时间或者下降时间，单位为ns。
从、L：述么：式中可以看出，如果电路的开关频率为50MHz，而采用的集成电路芯片的上升时间是1ns，那么该电路的最高EMI发射频率将达到350MHz，远远大于该电路的开关频率。而如果汇的—上升时间为5肋Fs，那么该电路的最高EMI发射频率将高达700MHz。
电路中的每一个电压值都对应一定的电流，同样每一个电流都存在对应的电压。当IC的输出在逻辑高到逻辑低或者逻辑低到逻辑高之间变换时，这些信号电压和信号电流就会产生电场和磁场，而这些电场和磁场的最高频率就是发射带宽。电场和磁场的强度以及对外辐射的百分比，不仅是信号上升时间的函数，同时也取决于对信号源到负载点之间信号通道上电容和电感的控制的好坏，因此，信号源位于PCB板的汇内部，而负载位于其他的IC内部，这些IC可能在PCB上，也可能不在该PCB上。为了有效地控制EMI，不仅需要关注汇；芭片自身的电容和电感，同样需要重视PCB上存在的电容和电感。
    当信号电压与信号回路之间的锅合不紧密时，电路的电容就会减小，因而对电场的抑制作用就会减弱，从而使EMI增大；电路中的电流也存在同样的情况，如果电流同返回路径之间锅合不；佳，势必加大回路上的电感，从而增强了磁场，最终导致EMI增加。这充分说明，对电场控制不佳通常也会导致磁场抑制不佳。用来控制电路板中电磁场的措施与用来抑制IC封装中电磁场的措施大体相似。正如同PCB设计的情况，IC封装设计将极大地影响EMI。
电路中相当一部分电磁辐射是由电源总线中的电压瞬变造成的。当汇的输出级发：跳变并驱动相连的PCB线为逻辑“高”时，汇芯片将从电源中吸纳电流，提供输出级月需的能量。对于IC不断转换所产生的超高频电流而言，电源总线姑子PCB上的去辊网络止于汇的输出级。如果输出级的信号上升时间为1．0ns，那么IC要在1．0ns这么短的时P内从电源上吸纳足够的电流来驱动PCB上的传输线。电源总线上电压的瞬变取决于电源j线路径上的申。感、吸纳的电流以及电流的传输时间。电压的瞬变由下面的公式所定义：

式中，L是电流传输路径上电感的值；dj表示信号上升时间间隔内电流的变化；dz表示d流的传输时间(信号的上升时间)的变化。
由于IC管脚以及内部电路都是电源总线的一部分，而且吸纳电流和输出信号的上于时间也在一定程度上取决于汇的工艺技术，因此选择合适的汇就可以在很大程度上控伟上述公式中提到的三个要素。

封装特征在电磁干扰控制中的作用
    IC封装通常包括硅基芯片、一个小型的内部PCB以及焊盘。硅基芯片安装在小型64PCB上，通过绑定线实现硅基芯片与焊盘之间的连接，在某些封装中也可以实现直接连接小型PCB实现硅基芯片上的信号和电源与汇封装上的对应管脚之间的连接，这样就实到了硅基芯片上信号和电源节点的对外延伸。因此，该汇的电源和信号的传输路径包括馅基芯片、与小型PCB之间的连线、PCB走线以及汇封装的输入和输出管脚。对电容和宅感(对应于电场和磁场)控制的好坏在很大程度上取决于整个传输路径设计的好坏，某些设计特征将直接影响整个IC芯片封装的电容和电感。

先看硅基芯片与内部小电路板之间的连接方式。许多的汇芯片都采用绑定线来实颈硅基芯片与内部小电路板之间的连接，这是一种在硅基芯片与内部小电路板之间的极细6t电线。这种技术之所以应用广泛是因为硅基芯片和内部小电路板的热胀系数(CU)相近‘芯片本身是一种硅基器件，其热胀系数与典型的PCB材料(如环氧树脂)的热胀系数有相大的差别。如：果硅基芯片的电气连接点直接安装在内部小PCB上的话，那么在一段相对较短的时间之后，IC封装内部温度的变化导致热胀冷缩，这种方式的连接就会因为断裂而失效。绑定线是一种适应这种特殊环境的引线方式，它可以承受较大负荷的弯曲变形而不容易断裂。
    采用绑定线的问题在于，每一个信号或者电源线的电流环路面积的增加将导致电感值升高。获得较低电感值的优良设计就是实现硅基芯片与内部PCB之间的直接连接，也就是说硅基芯片的连接点直接联结在PCB的焊盘上。这就要求选择使用一种特殊的PCB板基材料，这种材料应该具有极低的热膨胀系数。而选择这种材料将导致汇芯片整体成本的增加，因而采用这种工艺技术的芯片并不常见，但是只要这种将硅基芯片与载体PCB直接连接的IC存在：并且在设计方案中可行，那么采用这样的IC器件就是较好的选择。

一般来说，在汇封装设计中，降低电感并且增大信号与对应回路之间或者电源与地之间电容是选择集成电路芯片过程的首要考虑因素。举例来说，小间距的表面贴装与大间距的表面贴装：工艺相比，应该优先考虑选择采用小间距的表面贴装工艺封装的汇芯片，而这两种类型的表面贴装工艺封装的IC芯片都优于过孔引线类型的封装。BGA封装的汇芯片同任何常用的封装类型相比具有最低的引线电感。从电容和电感控制的角度来看，小型的封装和更细的间距通常总是代表性能的提高。

    引线结构设计的一个重要特征是管脚的分配。由于电感和电容值的大小都取决于信号或者是电源与返回路径之间的接近程度，因此要考虑足够多的返回路径。

    电源管脚和地管脚应该成对分配，每一个电源管脚都应该有对应的地管脚相邻分布，而且在这种引线结构中应该分配多个电源管脚和地管脚对。这两方面的特征都将极大地降低电源和地之间的环路电感，有助于减少电源总线上的电压瞬变，从而降低EAdI。由于习惯上的原因，现在市场上的许多汇芯片并没有完全遵循上述设计规则，但IC设计和生产厂商都深刻理解这种设计方法的优点，因而在新的IC芯片设计和发布时IC厂商更关注电源的连接。
理想情况下，需要为每一个信号管脚都分配一个相邻的信号返回管脚(如地管脚)。实际情况并非如此，众多的IC厂商是采用其他折中方法。在BGA封装中，一种行之有效的设计方法是在每组八个信号管脚的中心设置一个信号的返回管脚，在这种管脚排列方式下，每一个信号与信号返回路径之间仅相差一个管脚的距离。而对于四方扁平封装(QFP)或者其他鸥翼(gullw切g)型封装形式的IC来说，在信号组的中心放置一个信号的返回路径是不现实的，即便这样也必须保证每隔4到6个管脚就放置一个信号返回管脚。需要注意的是，不同的汇工艺技术可能采用不同的信号返回电压。有的IC使用地管脚(如TIL器件)作为信号的返回路径，而有的IC则使用电源管脚(如绝大多数的ECI‘器件)作为信号的返回路径，也有的IC同时使用电源管脚和地管脚(比如大多数的CMoS器件)作为信号的返回路径。因此设计工程师必须熟悉设计中使用的IC芯片逻辑系列，了解它们的相关工作情况。
    IC芯片中电源和地管脚的合理分布不仅能够降低EMI，而且可以极大地改善地弹反射(ground boltnce)效果。当驱动传输线的器件试图将传输线下拉到逻辑低时，地弹反射却仍然维持该传输线在逻辑低闭值电平之上，地弹反射可能导致电路的失效或者出现故障。