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24、滤波时选用电感，电容值的方法是什么？
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声（ripple noise）。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。另外，如果这LC 是放在开关式电源（switching regulation power）的输出端时，还要注意此LC所产生的极点零点（pole/zero）对负反馈控制（negative feedback control）回路稳定度的影响。
25、如何尽可能的达到EMC 要求，又不致造成太大的成本压力？
pcb 板上会因EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferritebead、choke 等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC 的要求。以下仅就PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。
1、尽可能选用信号斜率（slew rate）较慢的器件，以降低信号所产生的高频成分。 2、注意高频器件摆放的位置，不要太靠近对外的连接器。
3、注意高速信号的阻抗匹配，走线层及其回流电流路径（return current path）， 以减少高频的反射与辐射。
4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
6、可适当运用ground guard/shunt traces 在一些特别高速的信号旁。但要注意guard/shunttraces 对走线特性阻抗的影响。
7、电源层比地层内缩20H，H 为电源层与地层之间的距离。
26、当一块PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？
将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。
27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上。道理何在？
数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径（return currentpath）会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
28、在高速PCB 设计原理图设计时，如何考虑阻抗匹配问题？
在设计高速PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有的关系，例如是走在表面（microstrip）或内层（stripline/double stripline），与参考层（电源层或地层）的距离，走线宽度，PCB 材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators（端接），如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
29、哪里能提供比较准确的IBIS 模型库？
IBIS 模型的准确性直接影响到仿真的结果。基本上IBIS 可看成是实际芯片I/O buffer 等效电路的电气特性资料，一般可由SPICE 模型转换而得 （亦可采用测量，但限制较多），而SPICE的资料与芯片制造有的关系，所以同样一个器件不同芯片厂商提供，其SPICE 的资料是不同的，进而转换后的IBIS 模型内之资料也会随之而异。也就是说，如果用了A 厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS 不准确， 只能不断要求该厂商改进才是根本解决之道。
30、在高速PCB 设计时，设计者应该从那些方面去考虑EMC、EMI 的规则呢？
一般EMI/EMC 设计时需要同时考虑辐射（radiated）与传导（conducted）两个方面。 前者归属于频率较高的部分（》30MHz）后者则是较低频的部分（《30MHz）。 所以不能只注意高频而忽略低频的部分。
一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置， PCB 迭层的安排， 重要联机的走法， 器件的选择等， 如果这些没有事前有较佳的安排， 事后解决则会事倍功半， 增加成本。 例如时钟产生器的位置尽量不要靠近对外的连接器， 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射， 器件所推的信号之斜率（slew rate）尽量小以减低高频成分， 选择去耦合（decoupling/bypass）电容时注意其频率响应是否符合需求以降低电源层噪声。 另外， 注意高频信号电流之回流路径使其回路面积尽量小（也就是回路阻抗loopimpedance 尽量小）以减少辐射。 还可以用分割地层的方式以控制高频噪声的范围。 ， 适当的选择PCB 与外壳的接地点（chassis ground）。
31、如何选择EDA 工具？
目前的pcb 设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4 可以选择PADS 或Cadence 性能价格比都不错。PLD 的设计的初学者可以采用PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
32、请推荐一种适合于高速信号处理和传输的EDA 软件。
常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor 的性能还是非常不错的，特别是它的设计流程管理方面应该是为的。
33、对PCB 板各层含义的解释
Topoverlay ----顶层器件名称， 也叫 top silkscreen 或者 top component legend， 比如 R1 C5，IC10.bottomoverlay----同理multilayer-----如果你设计一个4 层板，你放置一个 free pad or via， 定义它作为multilay 那么它的pad 就会自动出现在4 个层上，如果你只定义它是top layer， 那么它的pad 就会只出现在顶层上。
34、2G 以上高频PCB 设计，走线，排版，应重点注意哪些方面？
2G 以上高频PCB 属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout）和布线（routing）应该和原理图一起考虑的，因为布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA工具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor 公司的boardstation 中有专门的RF 设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界的是agilent 的eesoft，和Mentor 的工具有很好的接口。
35、2G 以上高频PCB 设计，微带的设计应遵循哪些规则？
射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。
36、对于全数字信号的PCB，板上有一个80MHz 的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？
确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。
37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。
38、27M，SDRAM 时钟线（80M-90M），这些时钟线二三次谐波刚好在VHF 波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？
如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不
会影响时钟沿速率。源端匹配值，可以采用下图公式得到。
39、什么是走线的拓扑架构？
Topology，有的也叫routing order.对于多端口连接的网络的布线次序。
40、怎样调整走线的拓扑架构来提高信号的完整性？
这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。
工商网监
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