FPGA的电源排序解决方案

电源排序是设计现场可编程门阵列 （FPGA） 电源设计时需要考虑的一个重要方面。通常 FPGA 供应商会指定电源排序要求，因为可以有 3 到 10 多个电源轨为 FPGA 供电。

通过遵循推荐的电源顺序，可以避免在启动期间消耗过多的电流，从而防止损坏您的设备。可以通过多种方式对系统中的电源进行排序。本文详细阐述了可以根据系统所需的复杂程度实施的不同排序解决方案。

测序解决方案

排序解决方案包括：

1. 将 PGOOD 引脚级联到使能引脚

2. 使用复位 IC 进行排序

3. 模拟上/下排序器

4. 具有 PMBus 接口的数字系统运行状况监视器

1. 将 PGOOD 管脚级联成使能管脚

实现排序的一种基本且经济高效的方法是将一个电源的电源正常 （PG） 引脚级联到下一个顺序电源的使能 （EN） 引脚（图 1）。当达到 PG 阈值时，第二个电源开始打开，通常是在电源达到其最终值的 90% 时。这种方法提供了一种低成本的方法，但您无法控制掉电顺序或调整时序。在 EN 引脚上添加一个电容器可以让您灵活地在各个阶段之间引入时序延迟。然而，这种方法在温度变化和重复电源循环期间不可靠，并且仍然不能支持掉电排序。

图 1：将 PGOOD 引脚级联到使能引脚。

2. 使用复位 IC 进行排序

上电排序要考虑的另一个简单选项是具有时间延迟的复位 IC。使用此选项，复位 IC 以严格的阈值限制监控电源轨。一旦电源轨处于其最终值的 3% 以内，复位 IC 就会进入解决方案定义的等待期，然后再为下一个轨上电。等待周期可以使用 EEPROM 编程到复位 IC 中，也可以由外部电容器设置。您可以使用多通道复位 IC 为 FPGA 解决方案的不同电源轨供电（图 2）。使用复位 IC 进行上电排序的优势在于解决方案受到监控，这有助于在释放下一个电源轨之前确认前一个电源轨处于调节范围内，而无需电源转换器上的 PGOOD 引脚。

图 2：多输出复位 IC 框图。

3. 模拟上/下音序器

实施上电排序比实施断电排序更容易。为了实现上电和断电排序，有简单的模拟排序器（图 3）可以反转甚至混合相对于上电序列的断电序列。上电后，所有标志都保持低电平，直到 EN 被拉高。EN 置位后，每个标志在内部定时器结束后依次变为漏极开路（需要上拉电阻）。断电顺序与上电相同，但顺序相反。

图 3：模拟升/降序列器的实现。

级联多个音序器

定序器可以级联在一起，以支持与您的系统一样多的电源轨，并在启用信号之间提供固定和可调节的延迟时间。在图 4 中，两个定序器级联在一起以实现六个定序轨。上电后，与门确保第二个定序器在接收到 EN 信号且轨 C 已触发之前不会触发。断电时，与门确保第二个定序器看到 EN 下降沿，而与输出 C 无关。或门确保第一个定序器在 EN 上升沿触发时打开。断电后，它确保第一个定序器在 D 下降之前看不到 EN 下降沿。这保证了上电和断电顺序，但不提供受监控的顺序。

图 4：级联多个模拟序列器。

监控上/下排序

只需在 FlagX 输出和前一个电源的 PG 引脚之间添加几个与门，即可实现受监控的排序（图 5）。在所示示例中，仅当 PS1 大于其最终值的 90% 时才启用 PS2。这种方法提供了一种低成本、受监控的测序解决方案。

图 5：将受监控的排序添加到简单的基于时间的排序器中。

4.带PMBus接口的数字系统健康监测器

如果您的系统需要最大的灵活性，请使用兼容 PMBus 的数字系统运行状况监视器。通过允许用户配置斜坡上升/下降时间、开/关延迟、序列依赖性，甚至电压和电流监控，这些为任何序列需求提供最大控制。

数字系统运行状况监视器带有一个图形用户界面 （GUI），可用于对上电和断电排序以及其他系统参数进行编程（图 6）。一些数字系统运行状况监视器还具有非易失性错误和峰值记录，有助于在发生断电事件时进行系统故障分析。

图 6：使用 UCD90120A GUI 实现上电排序的数字化实施。

FPGA 排序要求示例

Xilinx 或 Altera 等 FPGA 供应商在其数据表中提供了推荐或要求的上电序列，这些数据表可轻松在线访问。不同供应商的排序要求各不相同，并且因供应商的 FPGA 系列而异。他们的数据表中还列出了加速和关闭的时序要求。推荐的断电顺序通常与上电顺序相反。图 7 显示了上电排序的示例。

图 7： FPGA 电源逻辑序列示例。

作者：Sami Sirhan ，Sureena Gupta

审核编辑：郭婷