简单聊一聊电源完整性

我们经常会听到的信号/电源完整性，那么电源完整性是个啥概念那，这一期我们就简单聊一聊。

先看对于图1(a)所示的电源供电系统，等效为理想电压源，RLC元件，负载组成的电路。也可更简单的等效为理想电压源和内阻Z组成的供电回路，当负载有动态电流需求时，在等效阻抗Z上会有一定的压降存在，包含了不同频率分量。

图1

图1的供电模型的典型板级应用实现形式，如图2所示。板级电源模块(Voltage regulator module，VRM)通过印制电路板(Print Circuit Board，PCB)对焊接在其上的集成电路(Integrated Circuits，IC)提供电源。这里需要说明的是电流回路主要怎么样的，首先是VRM的电源输出经过过孔到达PCB的电源平面，通过过孔到达封装的管脚，再通过封装到达芯片的电源Pad（封装形式决定了封装内部的电源路径形式），通过芯片内部的电源网络到达器件端口，再通过几乎相似的地回路回到VRM地，从而形成完整的供电回路。

图2

外部电源要经过供电路径上的不同组件才能到芯片内部，晶体管级端口得到的电压总是多多少少总会存在偏差。特别是对于高速电路和其他一些电源要求严苛的芯片，如纹波小于±5%或±3%的规格。电源的设计就面临着越来越大的挑战。

特别是Die内动态电源比较难以准确测量。实际芯片内部的电源环境可能会比较恶劣。举个不恰当的例子，就像上边要发财政补贴每人100块钱，经过几级的截留，实际到手可能只剩80块了。中间经过的多了，保不准就有损耗。

电源完整性 （Power Integrity，PI）通俗理解就是给负载准确完整地供电。主要是通过评估和优化设计整个供电网络的阻抗特性，从而满足芯片内的供电需求，保证芯片的功能和性能。电源完整性其实是个系统工程。

图2中主要划分整个电源系统为四个部分，VRM，PCB Board，Package，Die。实际上主要从Board level，Package level和Chip level分别着重处理。

其实我们通俗对电源的要求主要体现在两方面：IR drop小、纹波小。也就是从DC和AC角度的要求。其实从频域上可以总结为在 一定频段内需要保持较低的阻抗 。这里就必须提到目前在电源完整性设计方便最基础最常用的 目标阻抗（Target Impedance） 法。

图3

在目标阻抗的计算中，有经验参考，负载瞬态电流Itransient可以选择为最大瞬态电流的一半。实际选择中需要综合应用环境，合理调整图3公式中的瞬态电流。

图4

实际上图2所示电源路径上的组件，可等效为图4所示的包含了电阻、电感和电容组成的串并联谐振的等效PDN网络模型。并且各部分能够负责“保持低阻抗”的频率范围也不相同。

这是因为很难具体知道某一时刻的负载电流的频率成分，所以无法做到"精准施策"，采用“一刀切”的方式也未尝不是一种偷懒的解决方式。即在比较宽频率范围内，使从Die侧看向PDN网络阻抗小于预定值 Ztarget 。

图5

图5为焊接在PCB板上的一个FCBGA封装的例子。在封装中也使用了多层的PCB板，称之为封装基板。在基板上也存在去耦电容。

在整个PDN网络中，电阻和电感分布位置主要有，PCB走线和过空，电容器ESL和ESR，封装的键合线(bonding wire) ，凸点(bump)和锡珠(solder ball)等。

电容分布主要包括：分离电容器，电源平面间寄生电容，Die内分布电容等。

图7是一个典型的PCB或基板上去耦电容到电源地平面的连接剖面图。图中的电流回路，包含了电源地平面，过空，走线和电容器等电感和电阻，电感和电阻的阻抗频率特性，决定了需要尽可能减小其在供电通路上的影响。，比如通过改进优化电容的焊盘layout设计，电源和地平面的介质厚度等，将安装电感和扩散电感等控制在比较小的范围内。

图7

可是大多数时候优化电阻和电感的成本或代价会比较大。而相对来说，电容的操作空间就比较大了。电容具有和电感具有相反的阻抗频率特性。因此通过合理选择电容类型、型号、容值和分布位置，结合谐振电路的特点可实现比较优化的电源系统。所以才能看到图6中在不同系统层级上，会有不同的电容设计。

对于实际电容的模型，如图8。除了代表电容的符号C外，还有等效串联电阻(ESR)和等效串联电感(ESL)，形成了串联谐振电路。谐振频率为 fres=1/(2pisqrt(LC))* ，其中L和C分别是电容器的ESL值和电容值。在谐振频率处阻抗最小为ESR电阻值，低于频率fres呈现容性，高与频率fres呈感性。

图8

需要注意的是，尽管ESR电阻不影响谐振频率，但却影响品质因子Q，也就是谐振频率处的带宽。而在电容的去耦应用中，通常希望电容能够在一个较宽的频率范围内具有较低的阻抗，也就是品质因子Q不能太大。因此在电容选型时，ESR电阻是一个需要着重考虑的因素。

注意像图7的电容典型安装方式，实际电容的谐振频率还需要考虑安装电感，电阻等因素。会不同程度的小于电容的Datasheet上的标称值。

除了板级和封装上，Die内也要尽可能多的分布去耦电容，主要作用是负责降低高频阻抗。Die内电容多数是有源器件贡献的比如，专门做decap电容，器件工作状态相关的器件电容。另一部分可以看做是寄生电容，比如电源和地的Mesh网状结构的寄生，MIM、MOM等。

通常Die内电容会和bump、键合线、基板走线的寄生电感形成LC谐振。谐振频率位于中频位置，也就是在中频表现为比较大的阻抗，因此也称之为封装壁垒（Package barrier），也是为什么需要在中频通过基板或PCB来降低中频阻抗的原因。

图9为一个通过不同补偿电容的组合将PDN的阻抗在比较宽的频率范围内优化的阻抗图。

图9

想个问题，为什么越来越多的先进封装上，会在空间那么小的封装基板上挂很多电容，直接都放在PCB上不就行了吗？ 这里就涉及到一个去耦半径的概念。

还记得传输线中我们讲到电信号在介质中以接近光速的电磁波传输，实际传播速度和主要和PCB材质的相对介电常数有关，如图10，电磁波波长λ和速度频率关系。

芯片内部瞬态电流造成的电压扰动（disturbance）到去耦电容感知到该扰动并响应需要一定的时间。该时间等于信号的一个“来回(round trip)”时间。当电容距离太远，超过波长的1/4λ时，电容的去耦效果就消失了。实际应用中电容安装距离应该越近越好，比如1/40的波长等。

图10

例如对于FR4材质，5Ghz的频率对应的波长为3cm。这时候就需要高频去耦电容距离Die的距离更近一些，特别是对于大尺寸（CPU，GPU，FPGA等）的封装，基板上的去耦电容是很有必要的。

而对于目标阻抗的仿真验证，有不同的EDA设计工具可以完成。如Cadence的Sigrity，Keysight的ADS以及其他EDA工具等。而实际板级的测量，在频域可通过网络分析仪（Network Analyzer）进行阻抗分析。在时域可通过示波器进行板级和封装上的电源测量。

另外在PCB、基板和Die都要考虑电源相关的测试问题。只有比较准确的测试，才能协助分析定位问题。比如基板考虑对一些关键电源的测试点，Die内电源和地压降可通过模拟测试通道进行测试，如果有可能测试到高频分量更好。

最后需要说明的是，电源的问题说小可小，说大可大，和芯片工作速度密切相关。作为芯片验证的重要条件之一（PVT），其实很多时候对性能的影响很难做到准确的评估。电源完整性对芯片性能的影响的认识不足，可能会误导设计和测试人员对于测试问题的判断，所以要未雨绸缪，多了解一点点，总没错的。