电源传输系统PDS是如何引起的？如何缓解？

PCB设计中最基础、最重要但却最容易被忽略的是电源传输系统(Power Delivery System，以下简称PDS)。从今天开始，与大家分享一系列与电源设计相关的话题。

电子设计行业中，最最常见的问题都与电源网络的设计不合理有关。90%以上的EMI问题，都是由PDS引起。

本文会讨论PDS的历史、问题是如何引起的以及如何缓解。

电压源与纹波

首先我们来看下理想的电源是什么样的。理想的电源是电压源，电压源的输出阻抗为0，也就是说无论负载如何变化，输出的电压始终是恒定不变的。再进一步说，无论电流的频率如何变化，输出的电压仍应该为恒定值：

很不幸，真实的电源并非如此。由于输出阻抗的存在，会导致输出的实际电压发生变化。下图为实际电源的等效示意图：实际的电源可以等效为理想电压源加一个串联的输出阻抗：

输出阻抗会随着频率的变化而变化，在某些频率阻抗较大而在某些频率阻抗可能较低。当负载电流变化时，输出阻抗的存在会导致电压降，使负载两端的电压不再为恒定值，这一Vdd电压的变化称为“纹波”。纹波如果较大，则Vdd电压会降低而导致电路无法正常工作。另外，纹波大是大部分系统EMI问题的最主要根源。纹波会通过Vdd电源平面直接耦合到信号上。这也是为什么存在以下的经验法则：对于“关键信号”，只能用地平面作为参考，而非电源平面。另外，由于线性电源的纹波要明显小于开关电源，高速串行接口的SERDES(SERializer串行器/DESerializer解串器的简称)一般只使用线性电源。

大家对纹波产生的原因经常会有混淆。其实纹波并非是某种“神秘”源头产生的噪声，且必须通过“去耦”或者“旁路”的方式去除。纹波是由于电源输出阻抗的存在以及负载电流的变化造成的。如果某一个电源轨道的纹波很严重，也就意味着PDS的阻抗在某一频率太高了。解决的办法就是减小这些频率下的阻抗。最常见的做法就是添加“去耦电容”。这里强调一下，所谓“去耦”电容并没有去除任何耦合的东西，它们只是通过充放电为开关的动作提供支持。一个更确切的名字是“库伦桶”（Coulomb Bucket）。库伦是电量的单位，“去耦”电容存贮了一定库伦的电荷，当负载电流变化（开关动作）时进行支援。明白了这个原理之后，接下去要做的就是计算出在某个频率需要的电荷数，从而推断出“去耦”电容的容值。

电容（或者说库伦桶）

每个工程师都被要求在逻辑器件或模拟器件周围摆放电容。大部分情况下，摆几个？多大容值？如何摆？完成是参照器件的数据手册，工程师并不知道其中的原理。但事实是，这些数据手册中定义的电容数量及摆放位置未必经过严格的验证…..

对于任何一个电容来说，都会存在两个寄生参数，寄生参数限制了电容为开关动作提供电荷的能力。下图描述了一个理想电容，一个实际的电容以及实际电容阻抗随频率变化的曲线：

注意看一下，实际的电容可以等效为电容与一个电感（Lp）及一个电阻（Rp）的串联。无论电容的容值多小，都会存在这两个寄生参数，无法避免。

图中还列出了两个等式，分别用于计算不同频率下L和C的阻抗。可以看到，在直流情况下（f=0），电容的阻抗Xc为无穷大，即电容不会对PDS造成任何影响；同时，电感的阻抗XL为0，也不会对PDS造成影响。当频率f变大时，Xc变小同时XL变大。当达到谐振频率Fr时，容抗Xc与感抗XL相互抵消，这时PDS负载中唯一可见阻抗就是寄生电阻Rp。也只有在这个频率下，库伦桶（去耦电容）在PDS中是最有效的。

如果低于Fr，电容呈现高阻抗，无法为负载提供电荷。如果高于Fr，电容开始表现得更像一个电感，该“电感”会与PCB的平面电容组成一个并联调谐电路。并联调谐电路在谐振频率时会呈现高阻抗，这会导致较大的纹波。

**PDS****的阻抗Vs **频率

当设计PDS电源传输系统时，最重要的任务就是在尽可能宽的频率范围内使其保持低阻抗。下图展示了在Vdd和Vss之间摆放0.1uF及0.01uF的情况。蓝色曲线是只摆放0.1uF电容时的阻抗曲线，可以看到在10MHz附近，阻抗最低；黄色曲线是只摆放0.01uF电容时的阻抗曲线，可以看到在13MHz附近，阻抗最低。红色曲线则是同时摆放0.01uF及0.1uF电容时的阻抗曲线。

大部分芯片的数据手册会建议在每个芯片电源引脚之间摆放若干以上容值的电容。从图中可以看到，当同时并联0.01uF及0.1uF电容时，在6MHz到15MHz的区间，阻抗可以控制在0.1欧姆以下。但在这个区间之外，阻抗就会迅速变大。想象一下，当频率为100MHz时，1安培的电流变化就会产生0.5V的纹波。如果频率更高，产生的纹波则会更大。

再给大家举个例子，下图展示了如果需要将PDS的阻抗控制在0.01Ohm，需要怎么使用去耦电容：

图中左侧的曲线是DC-DC的输出阻抗；紫红色曲线是两个330uF钽电容的阻抗曲线；红色的是2个1uF的陶瓷电容；绿色是4个0.1uF的电容；蓝色是8个0.01uF电容；棕色的是PCB的平面电容阻抗。Z-Total是合成之后的阻抗曲线。

以下列出了所有参与PDS计算的对象：

注意，该计算中并没有考虑外接电容以及PCB平面电容的寄生电感。更复杂的计算方式以后另外讨论。

负载与负载电流

在设计PDS前首先要考虑负载电流及其变化的原因。通常来说，逻辑电路负载变化主要来源于IC内部的逻辑动作以及给传输线充电。其中，单端逻辑电路造成的瞬态电流较大。如果是信号总线中的每个信号正好同时从0变到1，其造成的瞬态电流最大。很多EMI问题以及系统不稳定的问题就是这么造成的。

下图是一个典型的带端接的单端逻辑电路：

下图是信号从0到1时电流及电压的变化：

使用以上图形可以了解两件事：第一，电源需要先给传输线充电；其次，通过傅里叶变化，可以从时域到频域，查看哪些频率造成了这一现象。

下图示例中的传输线长度为30cm，时钟信号为30MHz：

可以看到，其中的频率从80MHz一直到900MHz，但没有一个是时钟的谐波。其中最高的频率是由信号的上升时间(1ns)造成；最低的频率是由传输线的长度造成。

平面电容

大家都知道，随着容值的增加，电容的体积也会不断增大。由于尺寸和体积的限制，不可能无限制地在PCB上增加电容。所以很多情况下，都会使用平面电容，即增加一个电源平面Vdd以及一个地平面Vss，Vdd和Vss之间用很薄的电解质隔开。电容的容值与电容极板的正对面积成正比，与极板的距离成反比，因此使用一对电源平面组成的电容容值很大。

下图是电源平面容值（每平方英寸）与平面距离的对比曲线，介电常数为4（最常用的层压板介电常数）：

其中红色曲线为两个完整的平面；黑色曲线为1/3平面区域被占用的情况（比如BGA器件的过孔）。

因此，在设计PCB的层叠结构之前，首先要确定需要多大程度地抑制纹波，并以此计算出需要的电容值。然后才能决定是否需要增加平面对（使用平面电容）。

现代的PCB设计大量使用高速器件（上升时间非常快），所以平面电容的使用非常常见。下图是个典型的10层板层叠结构，其中3/4层，7/8层分别构成了两个电源平面，为了增大平面电容，两个平面之间的距离只有3mil。

可见，增加电源平面对是抑制EMI、减小纹波最有效的方法。那在某些情况下，比如基于成本（增加两个层PCB本身成本高很多）和厚度（比如为了做到超薄，手机的PCB必须达到指定厚度）的考量，无法多增加两个额外的电源平面呢？

我们来看一个实际的例子，基于厚度的考虑，下图的PCBMCIA PCB只能使用6层。其中1，3，4，6是信号层，只有2，5是电源层，且1，3，4，5没有铺铜。

其等效层叠结构如下图所示。Vdd和GND组成了一个间距是12mil的平面电容，其等效电容值约为500pF。

再看一下下面的示例，把1，3，4，6做了铺铜处理：1，3层铺了GND（灰色），4，6层铺了Vdd（黑色）：

其等效层叠结构如下图所示，相当于组成了5个电源平面对，每个电源平面对之间的间距只有4mil。其等效电容值为4100pF，远高于不铺铜情况的500pF。

可见，给信号层铺铜也可以作为平面使用，虽然效果不是整个完整的平面层（请参考前文的图表）。