对DDR3读写状态机进行设计与优化并对DDR3利用率进行了测试与分析

摘要：为解决超高速采集系统中的数据缓存问题，文中基于Xilinx Kintex-7 FPGA MIG_v1.9 IP核进行了DDR3 SDRAM控制器的编写，分析并提出了提高带宽利用率的方法。最终将其进行类FIFO接口的封装，屏蔽掉了DDR3 IP核复杂的用户接口，为DDR3数据流缓存的实现提供便利。系统测试表明，该设计满足大容量数据缓存要求，并具有较强的可移植性。

随着宽带雷达技术的发展，超高速和宽带采样已成为基本要求［１］，超高速采集系统需要相匹配的数据缓存设计，DDR3 SDRAM是当前最常用的高效方案［２－４］。

DDR SDRAM是同步动态随机存储器，其采用双倍速率存取，数据在工作时钟的上升沿和下降沿采样，有效提升了存储速率。DDR SDRAM系列存储设备经历了DDR、DDR2和DDR3几个阶段。DDR3 SDRAM在降低系统功耗的同时提高了系统性能，其利用“FlyBy”和动态片上匹配技术对于信号完整性的改善效果明显［５］。本文基于Xilinx的MIG_v1.91 IP核进行了DDR3 SDRAM控制器的编写，并在Kintex-7 FPGA芯片上完成了功能测试及实现。
 

1 DDR3连续读写操作的FPGA 实现

设计选用８片Mircon公司型号为 MT42J128M16的芯片作为缓存区。每片芯片的数据位宽为8bit，行地址复用14条地址线，列地址复用10条地址线，共有8个Bank。每片容量为128MB，８片DDR3共同组成位宽为64bit，容量为1GB的缓存区域［６］。

本文中DDR3控制器是基于Xilinx MIG IP核设计的。用户首先需要在MIG IP核配置页面对DDR3芯片型号、总线位宽、速度等级、引脚分配等参数进行设置。设置完成后即可得到DDR3控制器接口解决方案，Xilinx Kintex-7系列FPGA内存接口解决方案如图1所示［７］。

该方案由用户控制模块、用户接口模块、内存控制模块和物理层接口模块４部分组成。用户接口模块位于设计的最前端，通过呈现一个扁平化的地址空间和缓冲器，提供了一个简单的用户接口，用以代替本地接口进行数据的读写操作。内存控制模块位于用户接口模块和物理层模块之间，其前端为用户接口模块提供本地接口。本地接口支持用户设计提交存储器读写请求，并提供用户设计模块与外部存储设备之间的数据传输机制。内存控制模块还提供了一个具有重排序的功能选项，可以对接收到的请求进行重新排序，进而优化数据传输的吞吐量及时延。内存控制器后端连接至物理层接口，并处理所有该模块的接口请求。物理层接口前端连接至内存控制器模块，后端连接外部存储设备，其主要功能是捕获DDR3发出的数据，产生DDR3所需要的控制指令信号，并通过输入输出缓存发送所有DDR3的控制信号、地址信号以及数据信号，同时保证指令与地址、数据的同步和信号的维持［５］。

用户使用时，只需设计DDR3读写控制模块即可通过IP核对DDR3进行读写操作。app_rdy信号是用户接口模块准备就绪的标识，在进行读操作时，只需在app_rdy信号为１时更新读地址即可，读操作时序如图2所示［７］。而写操作相对复杂，若要成功进行写操作，则必须保证写地址和写数据都有效，而写地址和写数据不必同时有效，可以相差几个周期，当用户接口反馈的app_rdy信号和用户控制的app_en信号同时为１时，写操作指令app_cmd以及写地址app_addr有效。而对于需要写入的数据app_wdf_data来说，只有当用户接口反馈的app_wdf_rdy信号和用户控制的app_wdf_wren信号同时拉高时才是有效的。写操作对应的时序如图３所示［７］。

图１　Xilinx Kintex-7 FPGA内存接口解决方案

图２　读操作时序图

图３　写操作时序图

本文基于Verilog HDL 硬件描述语言［８］，设计如图４所示的状态机实现DDR3的连续写操作。在IDLE状态下，当DDR3 IP核完成校准后，经过几十μs的延时，写地址和写数据被同时送入IP核，状态机进入WRITE状态。如果写地址与写数据均得到响应（app_rdy & app_wdf_rdy为1），写地址和写数据将得到更新，状态机继续处于WRITE状态。如果只有写数据得到响应（! app_rdy & app_wdf_rdy为１），则停止写数据更新，状态机进入WAIT1状态，待写地址得到响应后，再更新写地址和写数据，并返回到ＷＲＩＴＥ状态。如果只有写地址得到响应（app_rdy & ! app_wdf_rdy为１），则停止写地址更新，进入WAIT2状态，待写数据得到响应后，更新写地址和写数据，并返回WRITE状态。经实际测试状态WAIT2并不会出现，所以可以将WAIT2状态去掉，对状态机进行优化。

图４　DDR3连续写控制模块状态机"