为什么说信号完整性对于示波器来说是个问题

让我们看一下当前数字设计中信号劣化的部分具体成因。为什么现在这些问题比过去几年盛行得多了呢？

答案是速度。在“低速的旧时代”，保持可以接受的数字信号完整性只需注意细节就可以了，比如时钟分配、信号路径设计、噪声余量、负荷影响、传输线效应、总线端接、解耦和配电。所有这些规则仍然适用，但是今天，总线周期时间比20年前快了100倍！过去需要几微秒的事务处理现在只需要几纳秒。为实现这种改进，边沿速度也已经加快，其比20年前快了100倍。这一切还好。然而，某些实际物理状况使得电路板技术不能跟上发展步伐。芯片间总线的传播时间在过去几十年中几乎一直没有变化。当然，其尺寸已经缩小，但仍需要为C器件、连接器、无源器件、当然还有总线轨迹本身提供电路板空间。这些空间汇聚成距离，而距离则意味着时间，这正是速度的天敌。

必需指出的是，数字信号的边沿速度上升时间承载的频率成分可以高于其重复速率表明的频率。基于这一原因某些设计人员故意寻求上升时间相对“较慢”的C器件。集总电路模型一直是预测电路中信号特点使用的大多数计算的依据。但是，在边沿速度比信号路径延迟快4-6倍时，简单的集总模型将不再适用。

在使用边沿速率不到4-6纳秒的信号驱动时，不管周期速率是多少，长仅6英寸的电路板轨迹变成了传输线。事实上，其创建了新的信号路径。这些无形连接并没有画在示意图上，然而却为信号提供了以不可预测的方式相互影响的手段。

有时候，即使是探头/仪器组合引入的错误也可能会给被测信号带来重大影响。但是，通过对实测值应用“平方和的均方根”公式，可以确定被测器件是否接近上升时间/下降时间故障。此外，最新的示波器工具采用专用滤波技术，反嵌测量系统对信号的影响，显示边沿时间及其它信号特点。同时，预计的信号路径并没有以预计的方式工作。地平面和电压层（如上述信号轨迹）变成电感，工作方式类似于传输线，电源解耦的效果大大降低。EMI上升，因为边沿速度越快，相对于总线长度产生的波长越短，串扰越高。此外，快速边沿速度要求整体更高的生成电流。更高的电流一般会导致地电平弹跳，特别是在一次开关多个信号的宽总线上。而且，更高的电流会提高辐射的磁能量及串扰。

这些特点有哪些共同点呢？它们都是典型的模拟现象。为解决信号完整性问题，数字设计人员需要步入模拟领域。为迈出这一步，他们需要工具能够显示数字信号和模拟信号怎样相互影响。数字错误通常源于模拟信号完整性问题。为追踪数字问题的成因，通常必需打开示波器，示波器可以显示波形细节、边沿和噪声，可以检测和显示瞬态信号，可以帮助您精确地测量定时关系，如建立时间和保持时间。通过触发并行或串行数据流中的具休码型，显示在时间上与指定事件对应的模拟信号，现代示波器可以帮助简化调试过程。了解示波器内部的每个系统及怎样应用这些系统，有助于有效地应用示波器，处理具体的测量挑战。

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