台积电采购的EUV设备已超35台占ASML过半产量

　　据估算，ASML今年下半年可能会再出货 22 台EUV设备，明年全年最多50台。据台媒DIGITIMES报导，台积电也将扩大采购 EUV 设备，抢下ASML明年超过1/3的供货，这样一来台积电明年EUV机台数将超 50 台，估计可达 55 台。相较之下，三星可能还不到一半，而英特尔更少，这将令台积电持续维持工艺优势。从 EUV 光罩盒的采购量看来也支持这样的说法。

　　一台EUV光刻机的价格大概是1.2亿美元（约合8亿元人民币），也就是在2020年底前，台积电光是买EUV设备就要花超过440亿元人民币，大约相当于台积电当前两个月的总收入。

　　早在2011年，台积电就从ASML引进了第一台研发型号的EUV光刻机。在2012年，台积电联合英特尔、三星参股ASML推进EUV光刻机研发。可以说台积电和ASML是辛辛苦苦一起合作努力了超过30年才能在今天称霸全球。

　　这种合作模式，无论英特尔、三星还是中国大陆的晶圆代工厂商，都不可能弯道超车。

　　值得注意的是，在 EUV 成为显学后，美光等内存大厂也开始更积极地引入 EUV，目前最新的台中厂无尘室是设计成能使用 EUV 设备的，今年落成后可望进场评估。虽然美光没有松口，但面对三星的压力，将计划提前也不令市场意外。

　　5纳米芯片成本曝光

　　乔治敦大学沃尔什外交学院安全与新兴技术中心（CSET）的两位作者编写的一份题为《AI Chips： What They Are and Why They Matter》的报告中，他们借助模型预估得出，台积电5纳米制造的12吋晶圆成本约为16988美元，远高于7nm约为9346美元的成本。

　　报告假想了一颗5纳米芯片，该芯片大小与英伟达（Nvidia）P100 GPU相当，这款GPU基于台积电16纳米工艺节点制造，包含153亿个晶体管，裸片面积为610 平方毫米，相当于晶体管密度25 MTr/mm 2。

　　由此计算，直径300mm（12吋）的晶圆能够生产71.4颗 610平方毫米的芯片，平摊单颗芯片成本将高达238美元（约合1600元人民币）。

　　假设5nm GPU的芯片面积为610平方毫米，并且晶体管密度比P100 GPU高，达到907亿个晶体管。下表中是用模型估算的台积电90至5纳米之间的节点晶体管密度。在90至7纳米范围内的节点，模型使用具有相同规格的假想GPU，包括晶体管除晶体管密度，假想的5纳米 GPU与假设节点关联。

　　CSET的成本模型使用的是无晶圆厂的角度，包含建造工厂的成本、材料、人工，制造研发和利润等。芯片制造出来后，将外包给芯片测试和封装（ATP）公司。所以这还只是晶圆制造成本，而一颗芯片的诞生还需要包含设计成本和封装、测试成本，这部分的成本也是非常高的。

　　有市场研究机构给出数据，芯片的成本迅速暴增，7纳米芯片设计成本为3.49亿美元，5纳米芯片设计成本将增至4.76亿美元。也就是说，像设计一款A14或者麒麟5纳米芯片，总成本可能高达近5亿美元。

　　该机构通过调查估算后，每颗芯片的设计和封装、测试成本，分别为108美元和80美元。

　　如果这份研究报告的准确性高的话，那么意味着一颗5纳米芯片支付的总成本将可能达到426美元（约为2929元）　　

　　当然，这一估算也只是最理想的状态，考虑到5纳米工艺几个月前才开始量产，其使用的晶圆厂以及设备都还没有折旧，所以可能会有比较高的损耗。同时光刻机的成本也极高，由于EUV工艺复杂多达14层，每一层都要动用ASML的Twinscan NXE光刻机，而一台EUV光刻机的价格高达1.2亿美元。

　　实际上，麒麟9000的成本可以并不需要这么多。因为晶体管密度大增，同是300mm（12吋）晶圆能切割出来的芯片增多，大概能够切割出400颗麒麟9000芯片。若按此计算，使用N5制造610m㎡芯片的成本为42美元（287元人民币），加上设计和封装、测试成本，一颗芯片的最终成本可能在238美元（1570元人民币）左右，比使用N7生产同样芯片的233美元只贵了5美元。

　　在16/12纳米节点上，同样的处理器会大得多，制造成本为331美元。此外在N5时，还可以带来15%的性能提升和30%的功耗下降。

　　但大家要做好的心理准备是，今年苹果和华为的旗舰机注定不会太便宜。

　　3纳米、2纳米都在路上了

　　据此前供应链消息，台积电虽然失去了华为的订单，但AMD、英伟达、联发科、高通与苹果迎来了出货旺季，已陆续加大7/5纳米订单。其中，7纳米现已提前达到每月13万片产能，年底约将再增至14万片。而5纳米目前由每月5万片逐步提升，原定2021年上半8万~9万片月产能目标，近日已上调至10.5万片，产能仍旧供不应求。

　　台积电最近还公开了3纳米工艺的产量目标，预计于2021年进入风险生产，2022年下半年量产单月产能可以跃升至5.5万片；至2023年的单月产能更可以升至10万片。首批生产晶圆将由苹果全包，第二、第三批客户则有英特尔、AMD、高通、赛灵思（Xilinx）及英伟达等。

　　与5纳米相比，3纳米可以在相同的功率水平下提高10-15%的性能，或者在相同的晶体管速度下降低25-30%的功率。International Business Strategies （IBS）给出的数据显示，三星称其3纳米环绕闸极（GAA）工艺的成本可能会超过5亿美元。

　　此外，台积电还称在2纳米制造节点方面取得重大研究突破，有望在2023年中期进入2纳米工艺试生产阶段，并在一年后开始批量生产。

　　据悉，台积电的2纳米工艺将采用差分晶体管设计，采用GAA工艺为基础的多桥沟道场效应（MBCFET）架构，解决FinFET因工艺微缩产生电流控制漏电的物理极限问题。而在极紫外光微显影技术方面的进步让台积电的纳米片（Nano Sheet）堆叠关键技术更为成熟，良品率的提升比预期的顺利许多。

　　值得注意的是，这也是台积电第一次将MBCFET设计用于其晶体管。

　　台积电一位高管对外表示，“我们乐观预计2023年下半年风险试产收益率将达到90%，这将有助于我们未来继续赢得苹果、汇达等主要厂商的大订单”。同时，他还提到，量产将于2024年开始。