UCIe技术：实现Chiplets封装集成的动机

       UniversalChiplet Interconnect Express (UCIe) 是一个开放的行业互连标准，可以实现小芯片之间的封装级互连，具有高带宽、低延迟、经济节能的优点。能够满足整个计算领域，包括云端、边缘端、企业、5G、汽车、高性能计算和移动设备等，对算力、内存、存储和互连不断增长的需求。UCIe 具有封装集成不同Die的能力，这些Die可以来自不同的晶圆厂、采用不同的设计和封装方式。

实现Chiplets封装集成的动机

戈登·摩尔在其论文 “Crammingmore components onto integrated circuits” （于1965年4月19日发表在Electronics第38卷第8期）中开创性地指出：集成电路中晶体管的数量每两年会增长一倍，50年过去了，这个被称为“摩尔定律”的理论坚持到如今，已经摇摇欲坠。在同一篇论文中，戈登·摩尔预测了“结算日”的到来，他指出：用多个独立封装的小功能单元互连构建大型系统的方法可能会更经济。这种多Die集成的模式如今已经被运用到了一些主流的商业产品中，比如消费级CPU、服务器 CPU、GP-GPU 等。

实现Chiplets封装集成的动机有很多。为了满足不断增长的性能需求，芯片面积不断增加，有些设计甚至会超出掩模版面积的限制，比如具有数百个核心的多核 CPU，或扇出非常大的交换[曹1] 电路（Switch）。即使在设计不超过面积限制的情况下，改用多个小芯片集成封装的方式也更有利于提升良率，实现芯片的跨市场复用。另外，多个相同Die的集成封装能够适用于大规模的应用场景。

图1：UCIe开启开放式封装级生态系统交付平台

实现Chiplet封装集成的另一个动机是为了从产品和项目的角度降低整体投资组合成本，并抢占产品市场。例如，图 1 所示的处理器核心可以最先进的工艺节点，用更高的成本换取极致的节能性能，而内存和 I/O 控制器功能可以复用已经建立好的旧工艺节点（n -1 或 n-2)。采用这种划分方式，可以减小Die的面积，从而提高产量。如图 2 所示，跨工艺节点的 IP 移植成本很高，而且随着工艺节点的进步，该成本增长非常迅速。若采用多Die集成模式，由于Die的功能不变，我们不必对其IP进行移植，便可在节省成本的同时实现抢占市场的可能。Chiplet封装集成模式还可以使用户能够自主选择Die的数量和类型，从而针对不同的产品类型做出不同的权衡。例如，用户可以根据自己的具体需求挑选任意数量的计算、内存和I/O Die，并无需针对具体需求进行Die的自主设计，这有利于降低产品的SKU成本。

Chiplet的封装集成允许厂商能够以快速且经济的方式提供定制解决方案。如图 1 所示，不同的应用场景可能需要不同的计算加速能力，但可以使用同一种核心、内存和 I/O。Chiplet的封装集成还允许厂商根据功能需求对不同的功能单元应用不同的工艺节点，并实现共同封装。例如，内存、逻辑、模拟和光学器件可以被应用不同的工艺技术，然后和Chiplet封装到一起。由于相比板级互连，封装级互连具有线长更短、布线更紧密的优点，因此，像内存访问这种需要高带宽的应用场景都可以以封装级集成的方式实现（例如HBM，High Bandwidth Memory）。

UCIe是封装互连的战略性成果，它以前瞻性的方式渗入各种应用模型，并蓄势待发，志在扭转行业未来。

导致行业广泛采纳一种标准的因素

图2展示了成功建立一个生态系统的秘诀。数十年来，开放的生态系统不断蓬勃发展，涌现出了像PCI Express, Universal Serial Bus, Computer ExpressLink (CXL)这样的优秀的外设互连标准，正是在创建和推动这个生态系统的过程中，我们通过系统的实践学习，创造出了UCIe。

图2：不同工艺节点的设计成本 (来源: IBS, 引自IEEEHeterogeneous Integration Roadmap)

一个开放的行业标准对于发展健康的生态系统至关重要，其定义了能够适应广泛用途且具有高标准关键性能指标 (KPI) 的规范，以及全面的合规性和互通性机制。UCIe 规格书修订版 1.0 包含行业领先的 KPI、调试支持和合规性注意事项。在整个行业中，作为涵盖制造、组装和测试公司的封装级裸芯集成技术目前已然成熟。大部分代工厂以及市场上的外包半导体组装和测试 (OSAT) 公司使用专有互连技术以提供高性能产品。UCIe 作为行业领导者共同努力开发的结果，是一种用于Chiplet快速互连和无缝交互的通用标准，其中用于互连的Chiplet可以采用不同工艺、来自不同厂商。虽然UCIe 发起人涵盖云服务、半导体制造、OSAT、IP 供应商和芯片设计人员等多个交叉领域，但 UCIe 联盟对所有人开放。UCIe有望成为chiplet的封装级互连标准，实现chiplet开放生态的蓬勃发展。

图3：一个成功的具有高可互通性的Chiplet生态应该具备的要素

由 UCIe 1.0 规范驱动的应用模型和 KPI

UCIe 是一种分层协议，分为物理层、Die-to-Die 适配器和协议层，如图 4a 所示。物理层负责处理电信号、时钟信号、链路训练和边带信号等。Die-to-Die 适配器则为chiplet提供链路状态管理和参数调整。其通过循环冗余校验 ( cyclic redundancy check：CRC) 和链路级重传机制保证数据的可靠传输。除此之外，Die-to-Die 适配器配备了底层仲裁机制用于支持多种协议，以及通过数据宽度为256字节的微片（FLIT)）进行数据传输的底层传输机制。

在现有的生态中，PCIe和CXL协议已经被广泛部署在几乎所有的板级计算单元上，因此UCIe通过在协议层本地端提供PCIe和CXL协议映射，以利用现有的生态和资源来确保各互连设备之间的无缝交互。借助于PCIe和CXL，可以将已部署成功的SoC构建、链路管理和安全解决方案直接迁移到UCIe。因此UCIe可提供丰富的应用模型：通过PCIe/CXL.io（CXL子协议，下文中地Cache.Mem和Cache.cache同属此列）解决直接内存访问的数据传输、软件发现、错误处理等问题；主机内存则通过CXL.Mem访问；对缓存由特殊要求的加速器等应用程序可以使用 CXL.cache对主机内存进行高效地缓存。UCIe 还定义了一种“流协议”，可用于映射任何其他协议。此外，随着使用模型的发展，UCIe联盟可以通过不断创新来对Chiplet互连技术进行优化。

UCIe 1.0定义了两种类型的封装，如图4b所示。其中标准封装(2D)成本效益更高，而更先进的封装（2.5D）则是为了追求更高的功率。在实际的设计中，由多种商用的封装方式可供选择，图表中仅展示其中一部分。UCIe规范支持这些类别中所有类型的封装选择。

图4：UCIe : 层级化的协议和多种封装类型

UCIe支持两种板级的使用方式。第一种是封装级的集成方式，其目的是拥有更强的能源效率和更高的性价比，如图5a所示。附加在板子上的元件（例如内存，加速器，网络设备，调制解调器等等）可以被集成在各种板子上，从便携式设备到高端服务器均可，其中的裸片的来源各不相同，并且拥有不同的封装选项即便是在同一个封装内。第二种使用方式是使用非封装的连接方式，使用不同类型的媒介（例如光，电缆，毫米波）等等使用UCIe 重定时器来传输下层协议（例如PCIe，CXL），在整机甚至是机组层来启用资源池，资源分享，甚至是通过载入-储存语义实现超越板卡结点层到整机/机组层的信息传输使得在边缘计算或是数据中心中的应用拥有更好的能源效率和性价比。

图5：UCI支持的使用方式：封装级的集成或是使用不同媒介的非封装的连接（例如（光，毫米波，电缆）

UCIe支持不同的数据传输速率，位宽，凸点间隔，还有通道，来保证最广泛的可行的互用性，详细描述如表1所示。它定义了一个边带接口使设计和验证变得容易。UCIe 互联的单簇的组成单元是包含了N条单端，单向，全双工的数据线（标准封装选项中N=16，高级封装选项中N=64），一条单端的数据线用作有效信号，一条线用于追踪，每个方向都有一个差分的发送时钟，还有每个方向的两条线用于边带信号（单端，一条是800MHz的时钟，一条是数据线）。高级封装选项中支持把空闲的线束作为错误处理线束（包括时钟，有效信号，边带信号等等），标准封装选项中支持位宽退化来处理错误。多簇的UCIe 互联可以组合起来在每条连接链路上提供更优的性能，如图6所示。

表1：UCIe的特征和关键性能指标

表1概括了两种封装选项的关键性能指标。一片拥有标准封装选项的设计可以与任何其他拥有标准封装选项的设计进行交互。类似地，一片拥有高级封装选项地设计也可以和任何其他拥有高级封装地设计进行交互，即使凸点间隔的宽度从25u到55u不等。应该指出的是KPI表谨慎地估计了目前最宽的凸点间隔的性能。举个例子，高级封装选项中使用了45u。带宽密度将提升到3.24倍如果我们使用更密的凸点间隔为25u的封装。即便是在45u，1300+的带宽密度（线性的或是面积）也约等于目前我们所能实现的最高效率的PCIe SERDES的20倍。类似的，PCIe的PHY目前的~10pJ/b能源效率也可以通过基于UCIe的设计降低到原先的1/20，这归功于他们更短的通道接触。UCIe也使得一条线性的电源-带宽消耗曲线有更快的开关时间（对于基于SERDES的设计来说为亚纳秒乘以微秒的级别），将节省90+%的能源。因此，它不但自己是低功耗的，还能在能源节约上有出色的表现，兼顾极佳的能源效率和出色的性能。对于先进技术而言，这些能源节约有十分重大的意义。在近10年的末尾，UCIe1.0被定义用来满足这些大范围的挑战性应用工程的需求。

图6：簇的宽度，每个封装选项中1，2或4簇都可以联合起来，实现更大的带宽。

总结

为了使得计算组合设备能够持续得到创新，一个开放的芯粒生态系统成为了一项巨大的需求。UCIe 1.0兼顾了极佳的能源效率和性价比。它是一个开放的标准，拥有一个即插即用的模型，同时它参考了几个成功的标准，由工业界领先团队提出，确保它能在未来得到广泛的使用。我们可以预见未来的创新将在芯粒层面上产生，不同芯粒组合的可适配性将满足客户的不同应用需求。

在未来，我们期望联盟产生更多的高能效和性价比的解决方案，因为凸点间隔的宽度会持续缩小，3D封装会变成主流。从延迟，带宽和能源效率的角度来看这些将要求宽的链路运行地更慢，并且裸片的连接将会更加紧密。先进的封装和半导体制造技术将会在未来的10年在计算界掀起新的革命。UCIe已经蓄势待发，准备开启生态系统的创新来利用这些技术。当这些先进技术出现时，UCIe能跟上它们的脚步。

编辑：黄飞