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为何采用移动像素链路 (MPL)？
目前没有一种线路互连标准可以完全符合小型手持式电子产品的严格要求。现有的接口技术如低电压差分信号传输 (LVDS)、更低摆幅差分信号传输 (RSDS) 及 CMADS 虽然仍可满足上一代笔记本计算机的要求，例如仍可节省旧式电子产品的用电，减少这类产品的互连线路，以及减低其电磁干扰，但对于正在开发中的新一代蜂窝式移动电话及个人数字助理来说，现有的接口技术便无法满足其要求，因为新一代产品的设计要求更低的功率、更少互连线路以及更低的电磁干扰。移动像素链路 (MPL) 可为接收及发送视频的输入/输出端口提供一个高性能的通信接口，而这种接口具有以下三大优点：更少的连线(只有两条活跃线路)、功率低以及电磁干扰极为微弱。
MPL 链路
为了确保系统操作时可以充分发挥低功率及低电磁干扰的优点，MPL 链路技术利用较低的电流来传送信号，而这两个逻辑电平的高低取决于接收器传送给发送器的电流究竟是强还是弱。这两条电流可视为一条电流，在上层流动的是交流电电流，在下层流动的则是直流偏压电流，上下层电流的典型值分别为 150mA 及 450mA。换言之，这两条电流可分为一条在上层流动的交流电电流 (±150mA) 以及另一条在下层流动的直流电电流 (300mA)。
MPL 的技术规格对高低电流有清楚的界定，高电流 (即 450mA) 属于逻辑低电平，而低电流 (150mA) 则属于逻辑高电平。电流先由驱动器接收，然后通过 MG (MSSA) 管脚传送回接收器。MPL 接地的附近应有一条低阻抗的路径，而这条路径应回到其起点 (即接收器)。此外，将接地设于信号传送线路的附近有助缩小信号传送线路的覆盖面积，而且由于采用电流模式开关，加上电流量较低，以及较小的覆盖面积，因此产生的电磁干扰也较少。
MPL 链路比其它信号传输标准更优胜，例如 MPL 链路传送的电流比 LVDS 低 (前者为 300mA 而后者为 3.5mA)；MPL 的 20mV 电压摆幅也比 LVDS 的 350mv 低。这两个优点有助减低功耗及噪音。链路通电时，从属芯片随即启动，其电流由驱动器拉至适当的水平。这样可以确保 MPL 链路无论从哪一个方向传送信号，信号都可保持完整无缺，而且抵抗噪音干扰的能力也可获得进一步加强。
美国国家半导体采用 WhisperBusÔ 技术作为 MPL 链路的物理层。一直以来，屏幕较大的薄膜晶体管 (TFT) 液晶显示器都采用类似 WhisperBus 的技术，而便携式电子产品也基于同样的理由采用这种技术。MPL 链路除了保留 WhisperBus 物理层的基本功能之外，还设有自己的移动通信协议 (截至 2004 年有关协议仍在制定中)，以及另外再添加节能 (睡眠) 模式及双向数据传输功能。图 1 所示的是基本的 MPL 链路。主控器设于主机 (BBP、微处理器或图像处理器) 之旁，而从属芯片则紧贴显示器或目标装置。
图 1：MPL 链路总线的配置
MPL 线路驱动器
MPL 线路驱动器设有一个双状态的电流接收器。电流的大小取决于输入的状态 (LVCMOS)。线路的电压由 MPL 链路上的接收器而非线路驱动器负责设定。由于线路驱动器可在广阔的接收电压范围内操作，因此如有设计上的需要，线路驱动器及接收器可以分别由不同的供电干线为其提供电源。接收器的电源也可关闭，以便将线路电流调低至零，以支持极低功率的睡眠模式或 MPL 的关闭状态。图 2 所示的是已简化的线路驱动器电路图。若 DEnable* (内部信号) 处于逻辑低电平 (LOW)，Idata 开关便与 MPL 信号线路连接一起，而驱动器会接收较强的电流 (Idata)。若 Din 内部信号处于逻辑低电平 (LOW)，2Idata 也会通过开关输入线路，令 3xIdata 的电流改由驱动器接收。若 Din 处于逻辑高电平，2xIdata 开关会断开，以便进入另一状态 (Idata)。若两个开关都断开 (DEnable* = High)，驱动器会关闭，驱动器便不会接收任何电流。理论上，按照 MPL 标准的规定，逻辑低电平属较高电流 (3 x Idata)，而逻辑高电平则属较低电流 (1 x Idata)。进行初步测试时，MPL 测试芯片 (LM2500) 的电流 (Idata) 可设定在 100mA 至 200mA 的范围内。驱动器采用低电压的设计，可以支持低至只有几百 mV 的核心干线电压。此外，电流会经过 MPL 接地 (MG) 直接回流。以驱动器的设计来说，MC (时钟) 输出与 MD (数据) 输出实际相同。
图 2：MPL 线路驱动器
MPL 接收器
MPL 接收器负责测定总线的电流状态，并将电流转为电压，然后不管电路是否已通电，再将电压提升至标准的逻辑电路电平。此外，接收器也有自己的线路终端装置，因此系统无需加设外接的终端电阻，有助精简系统设计，以及节省印刷电路板的板面空间。这款接收器也内置电流传感电路，一旦感测到任何信号，传感器会向从属芯片发出信号，要求有关芯片开启或关闭电源供应。如果线路连接已中断，主控器会监控 MD 线路的电流，以便清楚知道从属芯片是否已发出服务请求。
图 3：MPL 接收器
MPL 收发器
线路驱动器及接收器可以集成一起，成为收发器。以主控器为例来说，一般会以线路驱动器为 MD 的预设装设。系统会关闭接收器区段的电流供应，以减低其用电量。处理 Read_Data 时，系统也可关闭主控器的 MD 线路驱动器，以中断驱动器与总线之间的联系。读取数据时，数据会逆向传送，线路驱动器的电源供应也会随即中断。以从属芯片为例来说，一般会以接收器为 MD 的预设装置，但为了节省能源，MD 线路驱动器不会获得电源供应。收到有关 Read_Command 之后，系统会进入时间较长的逆转 (Turn Around) 阶段，让从属芯片的 MD 线路驱动器有足够时间通电。此时，从属芯片可以中断 MD 接收器与 MD 线路的联系，或干脆中断其电源供应。
MPL 总线配置
基本的 MPL 链路由两条活跃信号线路及一条信号接地回送 (MG) 线路组成。时钟属于单向信号，而且一定由主控器提供。数据信号 (MD) 与主控器送往从属芯片的时钟同步，而主控器传送时钟时，会同时利用两个时钟边缘。这样有助降低时钟速率，以减低功耗、噪音及电磁干扰。MD 数据信号通过半双工的双向线路传送。为了支持数据输入 (读取)的执行，数据信号可以逆向传送。以正常的配置为例来说，处理数据输出 (写入) 时，系统不会为主控器的 MD 接收器及从属芯片的 MD 线路驱动器提供供电，以便节省能源。MD 线路的逆转 (TA) 时间较长，以确保线路在必要时有足够时间通电或断电。
目前的系统普遍采用独特的视频路径及点至点的设计， MPL 的技术标准已充分考虑这两个因素。MPL 技术采用点至点的设计，让链路可以充分发挥其电子特性。此外，MPL 链路有自己的内部终端装置，因此工程师可以轻易设计高性能的传输线路，例如，无需顾虑线头所产生的影响。此外，需要利用 MPL 链路建立互连的装置如显示器、照相机等一般都分别设于不同的地方，因此串行的点至点链路比多站式或多点式链路更适合这些装置采用。此外，由于 MPL 链路只有两条活跃导线，因此采用多个 MPL 接口比采用并行总线更符合成本效益，而且可以节省板面空间及减少管脚数目。
MPL 链路的数据传输率
当主控器将数据传送往从属芯片时，LM2500/1/2 收发器可以提供高达 160 Mbps 的基本数据传输率以作支持。由于这个模式可以同时利用时钟的两边，因此数据传输率最高可达 160 Mbps (每段 6.25ns)，而时钟频率则为 80 MHz。因为能够同时利用时钟的两边，所以可以传送低频的时钟信号，而低频操作则有助减低电磁干扰。相较之下，单单利用时钟的一边，会令时钟信号高达 160 MHz。后排通道负责将数据由从属芯片传送往主控器。利用后排通道传送数据时，从属芯片只利用时钟的上升边缘控制数据的进出，使从属芯片传送数据往主控器时，可以有较多时间按照主控器提供的时钟频率进行取样。系统只要能以 80 MHz 的时钟频率操作，后排通道便能以 80 Mbps 的传输率传送数据。
目前的数据传输率一般都不超过 160 Mbps，但有足够的空间可以提升至 200 Mbps 以至 400 Mbps。预计不久的将来物理层可以支持每秒高达千兆位 (Gbps) 以上的速度。但这些高速传输技术仍在研发中。
MPL 链路的数据传输率 (续)
图 4：MPL 串行总线计时 – 双及单边计时
MPL 总线的不同阶段
MPL 串行总线分为四个不同的总线阶段，每一阶段都由 MC 及 MD 线路的状态决定，而其中的两个阶段有多个不同状态可供选择。图表 1 “MPL链路的不同阶段”显示 MPL 总线的不同阶段。
图表 1：MPL 链路的不同阶段
有关 MC/MD 线路状态的词语释义：
O = 无线路电流 (关闭)
L = 逻辑低电平 -- MC 及 MD 线路电流的较高电平
H = 逻辑高电平 -- MC 及MD 线路电流的较低电平
X = 低或高
A = 动态时钟
通电/断电
采用省电模式 (关闭) 时，系统会关闭 MD 及 MC 驱动器，线路上的电流会完全中断。主控器将传送 A 点 12 个时钟 (t1) 的 MC 线路驱动至低电平，以便通知从属芯片建立连接。然后主控器将传送 12 个时钟 (t2) 的 MC 线路驱动至高电平。当低电平转为高电平时 ( B 点)，从属芯片充分利用其电源供应，以便有更大的能力承受噪音干扰。最后，主控器将传送 12 个时钟 (t3) 的 MC 及 MD 线路驱动至稳定的低电平状态。建立连接的阶段需要 36 个周期才能完成。主控器直到现在才可传送数据 (动态)，将总线闲置，或重新回到连接中断状态。
以图 5 为例来说，总线闲置阶段的时间长度为 t4，之后总线保持其活跃状态，而 MD 线路的“高电平”起始位会启动数据的传输 (C 点)。
图 5：MPL 链路提出建立连接的请求 -- 由主控器启动
有一点需要留意，当连接中断之后，主控器便会进入省电 (Power_Save) 模式，而正在操作的主控器锁相环路 (PLL) 会根据其时钟来源锁定其相位 (不同的应用有不同的安排 -- 若主机可以提供高速时钟，便无需作此安排)。
从属芯片也可通知主控器启动电源。过程如下：从属芯片先将 MD 线路驱动至逻辑低电平，直至主控器作出回应，将同样已驱动至逻辑低电平的 MC 信号传回为止。主控器可以检测 MD 线路是否有电流，并产生 INTR 信号，以便将从属芯片提出建立连接的请求通知本地主机。
主机首先停止为 PS* 管脚作出程序测试假设，以便清除 INTR 信号，然后主控器才将传送最少 12 个时钟周期的 MC 线路驱动至低电平。从属芯片可以检测出 MC 线路是否处于低电平状态，然后在 MC 线路由高电平转为低电平之前关闭其 MD 驱动器。可以感测 MD 线路的主控器随即关闭，然后将 MD 线路驱动至静态的低电平。正如图 6 所显示，经过另一段长达 12 个时钟周期的阶段之后，总线阶段此时正处于闲置状态，而且可能继续维持在闲置状态之中，以便将电源关闭 (中断连接)，或重新操作。有一点需要留意，t3 的长短取决于系统 (主机) 的反应时间。
通电/断电 (续)
图 6：MPL 链路提出建立连接的请求 -- 由从属芯片启动
若从属芯片及主控器同时启动建立连接请求，便会出现图 7 所显示的时间序列。由于所需时间各不相同，因此各时段可能重叠，以这个情况来说，系统可以利用这个序列将 MPL 总线连接起来。当总线处于连接中断阶段时，MC 及 MD 线路上的电流会完全中断。若主控器及从属芯片差不多在同一时间启动通电序列 (此时的 MC 及 MD 线路已驱动至低电平)，从属芯片会先行检测主控器是否正在驱动 MC 线路，然后将其 MD 驱动器失效 (参看 MD)。主控器会检测 MC 线路是否处于低电平，然后如图 5 所示，启动应由主控器启动的标准通电序列。正如图 7 所显示，通电序列启动后，总线阶段会处于闲置状态 (也可能处于活跃状态)，而且可能继续维持在闲置状态之中，以便将电源关闭，或重新操作。有一点需要留意，图 7 并无显示控制信号。
图 7：MPL 连接 -- 两方提出请求
线路互连的载体
印刷电路板走线、柔性电缆或短的接线都可用作互连的线路。实际的互连线路的类型及配置要视乎系统的实际要求而定，例如互连线路的长短、机械性能的局限以及电磁兼容性 (EMC) 等要求。柔性电缆是一种成本较低的互连线路，因此经常用于小型的电子产品。单面的柔性电缆成本最低，但阻抗一般会较高，而且所提供的屏蔽保护极为有限。在正常的应用情况下，单面柔性电缆已很足够，可以支持数据传输速度较慢及噪音较少的应用系统。双面的柔性电缆 (即微带Microstrip ) 可以提供阻抗更易受控制的通道，即使普通的大小也可轻易组成 50W 负载的线路。此外，这类电缆可为接地层提供屏蔽，若有需要，也可为线迹提供接地保护，这也是双面柔性电缆的优点。系统至少采用三条信号传输线路，其中两条供 MD 和 MC 线路使用，而另外一条是共用接地回流电路。MG 接地应在链路的两端连接接地，以便将接地环路覆盖面积减至最小。图 8 所显示的是单面及双面柔性电缆的横切面图。
连接器的必要特性也取决于个别的应用。但由于 Plug 或 ZIF 连接器只会用其中一面 (并非柔性那一面)，加上这类连接器体积较小，而且比管脚及插座式连接器更便宜，因此一般的系统都会采用 Plug 或 ZIF 连接器。
图 8：柔性载体的横切面图
多长？多快？
在初期阶段，MPL 的应用会朝着 40、80 及 160 Mbps 的速率迈进，但确实的传输率主要由照相机的阵列体积及时钟频率或显示器的清晰度所决定。预计数据传输率将会倍增至 320 Gbps。据一些模拟测试显示，传输率实际上可以高达千兆位 (Gigabit) 以上。数据传输率受多个不同因素影响，有关因素包括驱动电流、线路长短、载体素质及阻抗控制。大部分的显示器设计若非采用单向的传输方式，便无需后排通道的支持。为了精简系统设计，时钟必须由主控器提供及传送往从属芯片。这个设计可以支持以单边时脉进行半速操作的后排通道，以便提高时间的限制 (参看图 4)。
MPL 的应用主要针对小型便携式电子设备，其中包括移动电话及个人数字助理。这些电子产品的互连线路一般长达 5、10 以至 15 厘米 (相当于 2、4、8 英吋)。MPL 接口的总长度大致上不会超过 30 cm。正如上文所说，长度也与载体素质、数据传输率及驱动电流 (Idata) 设定有关。
MPL 链路的功耗
MPL 链路有多种不同的方法节省用电。例如，我们可以采用低电流数据传送模式传送数据，而电流甚至可以低至只有几百 mA，但却可确保系统能以几百 Mbps 的速度传送数据。低操作电流及低电源供应可以限制开关尖峰及噪音，并且只会带给电路极微小的电压波动。由于线路的电压极低，因此无需像较大摆幅的信号传输电路一样要先将线路/负载电容大量充电/放电，正因为充电/放电量较少，所以能够节省较多能源。芯片组也设有节省用电 (连接中断) 的功能，可以在没有需要时将接口电流关闭，以便为系统节省更多用电。此外，由于数据及时钟分开传送，因此接收器以至发送器 (若已有高速时钟的话) 便无需加设耗电量较大的锁相环路区段或编码器。
电磁干扰
基于以下的特性，MPL 链路只产生极微量的电磁干扰：
1)10mV 的传输电压 (微弱的 dV/dT)
2)150/450 mA 的信号传输状态
3)采用电流模式传送信号，确保边缘较为圆滑
4)信号线路及 MPL 接地之间的电路覆盖较小面积
5)按照频率时钟操作
6)专用的电流回流路径/细小的环状天线
此外，根据过去的经验显示，WhisperBus 可以大幅降低平面显示器的电磁干扰，以这方面来说，远比 3V 单端信号传送方式优胜。专为笔记电脑开发显示器的厂商曾向美国国家半导体表示，采用 WhisperBus 接口的显示器比采用 RSDS (低至 200mV 的更低摆幅 LVDS 信号传输) 技术的薄膜晶体管 (TFT) 平面显示器产生更少电磁干扰。
EMS/射频干扰 (RFI)
虽然 MPL 链路的电压摆幅很小，而且电流也较低，但性能仍非常可靠。MPL 技术之所以有这个优点，完全是因为这种链路采用低阻抗终端连接接地以及低阻抗线路 (50W)，这样有助减少随着接收信号潜入系统的噪音。
至于承受射频干扰的能力问题，美国国家半导体正计划进行各种有关的测试。以采用宽带 (WB) 线路传送数据以及利用 RSDS (LVDS) 技术传送时钟的大型平面显示器为例来说，目前我们已完成这方面的初步测试。
EMS/射频干扰 (RFI) (续)
进行测试时，移动电话天线放在指定的线迹 (trace) 上，位置则靠近 5W 的 CB 射频系统 (49 MHz)，而移动电话正在传送语音。测试时， 采用测试模式的行驱动器错误率管脚显示宽带线路并无出现错误。最先出现错误的竟然是 RSDS/SVDS 线路！相信有关错误与传输电路与终端装置有关。LVDS 线路很多时都采用 100W 的终端装置，共模阻抗也较高，因此噪音很易进入线路，产生共模调制，最后甚至干扰接收器的检测电路，令差分信号出现讹误。此外，由于宽带 (MPL) 线路的终端装置连接阻抗较低的交流电接地点，因此需要较强的信号才可产生足够电压，翻转有关的数据。此外，MPL 链路采用 50W 的阻抗与接地连接。相较之下，LVDS 技术的接地阻抗可能高达几千W，确实的阻抗要视个别设计而定。(测试时采用的移动电话：两个不同的 Samsung Sprint PCS 电话以及一个 Nokia 5190 电话。) 其它的因素也会影响系统承受射频干扰的能力，有关因素包括系统接地、屏蔽及线路互连设计等。
MPL 标准
目前各大系统集成商、硅片供应商及其它有关方都加紧研究 MPL 链路的物理层 (MPL-0) 及连接层的特性。
内容提要
MPL 是专为便携式视频系统而设的链路，这是 MPL 技术与其它接口的最大分别，其主要特色如下：
·线路较少
·低功率
·低电磁干扰
·简单的协议/低门数
·专为视频应用而设
·双向点至点的链路
·开放式标准/可以采用不同供应商的产品
·以低至只有几 mW 的功率操作也可支持数以百万计的像素
目前没有一种线路互连标准可以完全符合小型手持式电子产品的严格要求。现有的接口技术如低电压差分信号传输 (LVDS)、更低摆幅差分信号传输 (RSDS) 及 CMADS 虽然仍可满足上一代笔记本计算机的要求，例如仍可节省旧式电子产品的用电，减少这类产品的互连线路，以及减低其电磁干扰，但对于正在开发中的新一代蜂窝式移动电话及个人数字助理来说，现有的接口技术便无法满足其要求，因为新一代产品的设计要求更低的功率、更少互连线路以及更低的电磁干扰。移动像素链路 (MPL) 可为接收及发送视频的输入/输出端口提供一个高性能的通信接口，而这种接口具有以下三大优点：更少的连线(只有两条活跃线路)、功率低以及电磁干扰极为微弱。
MPL 链路
为了确保系统操作时可以充分发挥低功率及低电磁干扰的优点，MPL 链路技术利用较低的电流来传送信号，而这两个逻辑电平的高低取决于接收器传送给发送器的电流究竟是强还是弱。这两条电流可视为一条电流，在上层流动的是交流电电流，在下层流动的则是直流偏压电流，上下层电流的典型值分别为 150mA 及 450mA。换言之，这两条电流可分为一条在上层流动的交流电电流 (±150mA) 以及另一条在下层流动的直流电电流 (300mA)。
MPL 的技术规格对高低电流有清楚的界定，高电流 (即 450mA) 属于逻辑低电平，而低电流 (150mA) 则属于逻辑高电平。电流先由驱动器接收，然后通过 MG (MSSA) 管脚传送回接收器。MPL 接地的附近应有一条低阻抗的路径，而这条路径应回到其起点 (即接收器)。此外，将接地设于信号传送线路的附近有助缩小信号传送线路的覆盖面积，而且由于采用电流模式开关，加上电流量较低，以及较小的覆盖面积，因此产生的电磁干扰也较少。
MPL 链路比其它信号传输标准更优胜，例如 MPL 链路传送的电流比 LVDS 低 (前者为 300mA 而后者为 3.5mA)；MPL 的 20mV 电压摆幅也比 LVDS 的 350mv 低。这两个优点有助减低功耗及噪音。链路通电时，从属芯片随即启动，其电流由驱动器拉至适当的水平。这样可以确保 MPL 链路无论从哪一个方向传送信号，信号都可保持完整无缺，而且抵抗噪音干扰的能力也可获得进一步加强。
美国国家半导体采用 WhisperBusÔ 技术作为 MPL 链路的物理层。一直以来，屏幕较大的薄膜晶体管 (TFT) 液晶显示器都采用类似 WhisperBus 的技术，而便携式电子产品也基于同样的理由采用这种技术。MPL 链路除了保留 WhisperBus 物理层的基本功能之外，还设有自己的移动通信协议 (截至 2004 年有关协议仍在制定中)，以及另外再添加节能 (睡眠) 模式及双向数据传输功能。图 1 所示的是基本的 MPL 链路。主控器设于主机 (BBP、微处理器或图像处理器) 之旁，而从属芯片则紧贴显示器或目标装置。
图 1：MPL 链路总线的配置
MPL 线路驱动器
MPL 线路驱动器设有一个双状态的电流接收器。电流的大小取决于输入的状态 (LVCMOS)。线路的电压由 MPL 链路上的接收器而非线路驱动器负责设定。由于线路驱动器可在广阔的接收电压范围内操作，因此如有设计上的需要，线路驱动器及接收器可以分别由不同的供电干线为其提供电源。接收器的电源也可关闭，以便将线路电流调低至零，以支持极低功率的睡眠模式或 MPL 的关闭状态。图 2 所示的是已简化的线路驱动器电路图。若 DEnable* (内部信号) 处于逻辑低电平 (LOW)，Idata 开关便与 MPL 信号线路连接一起，而驱动器会接收较强的电流 (Idata)。若 Din 内部信号处于逻辑低电平 (LOW)，2Idata 也会通过开关输入线路，令 3xIdata 的电流改由驱动器接收。若 Din 处于逻辑高电平，2xIdata 开关会断开，以便进入另一状态 (Idata)。若两个开关都断开 (DEnable* = High)，驱动器会关闭，驱动器便不会接收任何电流。理论上，按照 MPL 标准的规定，逻辑低电平属较高电流 (3 x Idata)，而逻辑高电平则属较低电流 (1 x Idata)。进行初步测试时，MPL 测试芯片 (LM2500) 的电流 (Idata) 可设定在 100mA 至 200mA 的范围内。驱动器采用低电压的设计，可以支持低至只有几百 mV 的核心干线电压。此外，电流会经过 MPL 接地 (MG) 直接回流。以驱动器的设计来说，MC (时钟) 输出与 MD (数据) 输出实际相同。
图 2：MPL 线路驱动器
MPL 接收器
MPL 接收器负责测定总线的电流状态，并将电流转为电压，然后不管电路是否已通电，再将电压提升至标准的逻辑电路电平。此外，接收器也有自己的线路终端装置，因此系统无需加设外接的终端电阻，有助精简系统设计，以及节省印刷电路板的板面空间。这款接收器也内置电流传感电路，一旦感测到任何信号，传感器会向从属芯片发出信号，要求有关芯片开启或关闭电源供应。如果线路连接已中断，主控器会监控 MD 线路的电流，以便清楚知道从属芯片是否已发出服务请求。
图 3：MPL 接收器
MPL 收发器
线路驱动器及接收器可以集成一起，成为收发器。以主控器为例来说，一般会以线路驱动器为 MD 的预设装设。系统会关闭接收器区段的电流供应，以减低其用电量。处理 Read_Data 时，系统也可关闭主控器的 MD 线路驱动器，以中断驱动器与总线之间的联系。读取数据时，数据会逆向传送，线路驱动器的电源供应也会随即中断。以从属芯片为例来说，一般会以接收器为 MD 的预设装置，但为了节省能源，MD 线路驱动器不会获得电源供应。收到有关 Read_Command 之后，系统会进入时间较长的逆转 (Turn Around) 阶段，让从属芯片的 MD 线路驱动器有足够时间通电。此时，从属芯片可以中断 MD 接收器与 MD 线路的联系，或干脆中断其电源供应。
MPL 总线配置
基本的 MPL 链路由两条活跃信号线路及一条信号接地回送 (MG) 线路组成。时钟属于单向信号，而且一定由主控器提供。数据信号 (MD) 与主控器送往从属芯片的时钟同步，而主控器传送时钟时，会同时利用两个时钟边缘。这样有助降低时钟速率，以减低功耗、噪音及电磁干扰。MD 数据信号通过半双工的双向线路传送。为了支持数据输入 (读取)的执行，数据信号可以逆向传送。以正常的配置为例来说，处理数据输出 (写入) 时，系统不会为主控器的 MD 接收器及从属芯片的 MD 线路驱动器提供供电，以便节省能源。MD 线路的逆转 (TA) 时间较长，以确保线路在必要时有足够时间通电或断电。
目前的系统普遍采用独特的视频路径及点至点的设计， MPL 的技术标准已充分考虑这两个因素。MPL 技术采用点至点的设计，让链路可以充分发挥其电子特性。此外，MPL 链路有自己的内部终端装置，因此工程师可以轻易设计高性能的传输线路，例如，无需顾虑线头所产生的影响。此外，需要利用 MPL 链路建立互连的装置如显示器、照相机等一般都分别设于不同的地方，因此串行的点至点链路比多站式或多点式链路更适合这些装置采用。此外，由于 MPL 链路只有两条活跃导线，因此采用多个 MPL 接口比采用并行总线更符合成本效益，而且可以节省板面空间及减少管脚数目。
MPL 链路的数据传输率
当主控器将数据传送往从属芯片时，LM2500/1/2 收发器可以提供高达 160 Mbps 的基本数据传输率以作支持。由于这个模式可以同时利用时钟的两边，因此数据传输率最高可达 160 Mbps (每段 6.25ns)，而时钟频率则为 80 MHz。因为能够同时利用时钟的两边，所以可以传送低频的时钟信号，而低频操作则有助减低电磁干扰。相较之下，单单利用时钟的一边，会令时钟信号高达 160 MHz。后排通道负责将数据由从属芯片传送往主控器。利用后排通道传送数据时，从属芯片只利用时钟的上升边缘控制数据的进出，使从属芯片传送数据往主控器时，可以有较多时间按照主控器提供的时钟频率进行取样。系统只要能以 80 MHz 的时钟频率操作，后排通道便能以 80 Mbps 的传输率传送数据。
目前的数据传输率一般都不超过 160 Mbps，但有足够的空间可以提升至 200 Mbps 以至 400 Mbps。预计不久的将来物理层可以支持每秒高达千兆位 (Gbps) 以上的速度。但这些高速传输技术仍在研发中。
MPL 链路的数据传输率 (续)
图 4：MPL 串行总线计时 – 双及单边计时
MPL 总线的不同阶段
MPL 串行总线分为四个不同的总线阶段，每一阶段都由 MC 及 MD 线路的状态决定，而其中的两个阶段有多个不同状态可供选择。图表 1 “MPL链路的不同阶段”显示 MPL 总线的不同阶段。
图表 1：MPL 链路的不同阶段
有关 MC/MD 线路状态的词语释义：
O = 无线路电流 (关闭)
L = 逻辑低电平 -- MC 及 MD 线路电流的较高电平
H = 逻辑高电平 -- MC 及MD 线路电流的较低电平
X = 低或高
A = 动态时钟
通电/断电
采用省电模式 (关闭) 时，系统会关闭 MD 及 MC 驱动器，线路上的电流会完全中断。主控器将传送 A 点 12 个时钟 (t1) 的 MC 线路驱动至低电平，以便通知从属芯片建立连接。然后主控器将传送 12 个时钟 (t2) 的 MC 线路驱动至高电平。当低电平转为高电平时 ( B 点)，从属芯片充分利用其电源供应，以便有更大的能力承受噪音干扰。最后，主控器将传送 12 个时钟 (t3) 的 MC 及 MD 线路驱动至稳定的低电平状态。建立连接的阶段需要 36 个周期才能完成。主控器直到现在才可传送数据 (动态)，将总线闲置，或重新回到连接中断状态。
以图 5 为例来说，总线闲置阶段的时间长度为 t4，之后总线保持其活跃状态，而 MD 线路的“高电平”起始位会启动数据的传输 (C 点)。
图 5：MPL 链路提出建立连接的请求 -- 由主控器启动
有一点需要留意，当连接中断之后，主控器便会进入省电 (Power_Save) 模式，而正在操作的主控器锁相环路 (PLL) 会根据其时钟来源锁定其相位 (不同的应用有不同的安排 -- 若主机可以提供高速时钟，便无需作此安排)。
从属芯片也可通知主控器启动电源。过程如下：从属芯片先将 MD 线路驱动至逻辑低电平，直至主控器作出回应，将同样已驱动至逻辑低电平的 MC 信号传回为止。主控器可以检测 MD 线路是否有电流，并产生 INTR 信号，以便将从属芯片提出建立连接的请求通知本地主机。
主机首先停止为 PS* 管脚作出程序测试假设，以便清除 INTR 信号，然后主控器才将传送最少 12 个时钟周期的 MC 线路驱动至低电平。从属芯片可以检测出 MC 线路是否处于低电平状态，然后在 MC 线路由高电平转为低电平之前关闭其 MD 驱动器。可以感测 MD 线路的主控器随即关闭，然后将 MD 线路驱动至静态的低电平。正如图 6 所显示，经过另一段长达 12 个时钟周期的阶段之后，总线阶段此时正处于闲置状态，而且可能继续维持在闲置状态之中，以便将电源关闭 (中断连接)，或重新操作。有一点需要留意，t3 的长短取决于系统 (主机) 的反应时间。
通电/断电 (续)
图 6：MPL 链路提出建立连接的请求 -- 由从属芯片启动
若从属芯片及主控器同时启动建立连接请求，便会出现图 7 所显示的时间序列。由于所需时间各不相同，因此各时段可能重叠，以这个情况来说，系统可以利用这个序列将 MPL 总线连接起来。当总线处于连接中断阶段时，MC 及 MD 线路上的电流会完全中断。若主控器及从属芯片差不多在同一时间启动通电序列 (此时的 MC 及 MD 线路已驱动至低电平)，从属芯片会先行检测主控器是否正在驱动 MC 线路，然后将其 MD 驱动器失效 (参看 MD)。主控器会检测 MC 线路是否处于低电平，然后如图 5 所示，启动应由主控器启动的标准通电序列。正如图 7 所显示，通电序列启动后，总线阶段会处于闲置状态 (也可能处于活跃状态)，而且可能继续维持在闲置状态之中，以便将电源关闭，或重新操作。有一点需要留意，图 7 并无显示控制信号。
图 7：MPL 连接 -- 两方提出请求
线路互连的载体
印刷电路板走线、柔性电缆或短的接线都可用作互连的线路。实际的互连线路的类型及配置要视乎系统的实际要求而定，例如互连线路的长短、机械性能的局限以及电磁兼容性 (EMC) 等要求。柔性电缆是一种成本较低的互连线路，因此经常用于小型的电子产品。单面的柔性电缆成本最低，但阻抗一般会较高，而且所提供的屏蔽保护极为有限。在正常的应用情况下，单面柔性电缆已很足够，可以支持数据传输速度较慢及噪音较少的应用系统。双面的柔性电缆 (即微带Microstrip ) 可以提供阻抗更易受控制的通道，即使普通的大小也可轻易组成 50W 负载的线路。此外，这类电缆可为接地层提供屏蔽，若有需要，也可为线迹提供接地保护，这也是双面柔性电缆的优点。系统至少采用三条信号传输线路，其中两条供 MD 和 MC 线路使用，而另外一条是共用接地回流电路。MG 接地应在链路的两端连接接地，以便将接地环路覆盖面积减至最小。图 8 所显示的是单面及双面柔性电缆的横切面图。
连接器的必要特性也取决于个别的应用。但由于 Plug 或 ZIF 连接器只会用其中一面 (并非柔性那一面)，加上这类连接器体积较小，而且比管脚及插座式连接器更便宜，因此一般的系统都会采用 Plug 或 ZIF 连接器。
图 8：柔性载体的横切面图
多长？多快？
在初期阶段，MPL 的应用会朝着 40、80 及 160 Mbps 的速率迈进，但确实的传输率主要由照相机的阵列体积及时钟频率或显示器的清晰度所决定。预计数据传输率将会倍增至 320 Gbps。据一些模拟测试显示，传输率实际上可以高达千兆位 (Gigabit) 以上。数据传输率受多个不同因素影响，有关因素包括驱动电流、线路长短、载体素质及阻抗控制。大部分的显示器设计若非采用单向的传输方式，便无需后排通道的支持。为了精简系统设计，时钟必须由主控器提供及传送往从属芯片。这个设计可以支持以单边时脉进行半速操作的后排通道，以便提高时间的限制 (参看图 4)。
MPL 的应用主要针对小型便携式电子设备，其中包括移动电话及个人数字助理。这些电子产品的互连线路一般长达 5、10 以至 15 厘米 (相当于 2、4、8 英吋)。MPL 接口的总长度大致上不会超过 30 cm。正如上文所说，长度也与载体素质、数据传输率及驱动电流 (Idata) 设定有关。
MPL 链路的功耗
MPL 链路有多种不同的方法节省用电。例如，我们可以采用低电流数据传送模式传送数据，而电流甚至可以低至只有几百 mA，但却可确保系统能以几百 Mbps 的速度传送数据。低操作电流及低电源供应可以限制开关尖峰及噪音，并且只会带给电路极微小的电压波动。由于线路的电压极低，因此无需像较大摆幅的信号传输电路一样要先将线路/负载电容大量充电/放电，正因为充电/放电量较少，所以能够节省较多能源。芯片组也设有节省用电 (连接中断) 的功能，可以在没有需要时将接口电流关闭，以便为系统节省更多用电。此外，由于数据及时钟分开传送，因此接收器以至发送器 (若已有高速时钟的话) 便无需加设耗电量较大的锁相环路区段或编码器。
电磁干扰
基于以下的特性，MPL 链路只产生极微量的电磁干扰：
1)10mV 的传输电压 (微弱的 dV/dT)
2)150/450 mA 的信号传输状态
3)采用电流模式传送信号，确保边缘较为圆滑
4)信号线路及 MPL 接地之间的电路覆盖较小面积
5)按照频率时钟操作
6)专用的电流回流路径/细小的环状天线
此外，根据过去的经验显示，WhisperBus 可以大幅降低平面显示器的电磁干扰，以这方面来说，远比 3V 单端信号传送方式优胜。专为笔记电脑开发显示器的厂商曾向美国国家半导体表示，采用 WhisperBus 接口的显示器比采用 RSDS (低至 200mV 的更低摆幅 LVDS 信号传输) 技术的薄膜晶体管 (TFT) 平面显示器产生更少电磁干扰。
EMS/射频干扰 (RFI)
虽然 MPL 链路的电压摆幅很小，而且电流也较低，但性能仍非常可靠。MPL 技术之所以有这个优点，完全是因为这种链路采用低阻抗终端连接接地以及低阻抗线路 (50W)，这样有助减少随着接收信号潜入系统的噪音。
至于承受射频干扰的能力问题，美国国家半导体正计划进行各种有关的测试。以采用宽带 (WB) 线路传送数据以及利用 RSDS (LVDS) 技术传送时钟的大型平面显示器为例来说，目前我们已完成这方面的初步测试。
EMS/射频干扰 (RFI) (续)
进行测试时，移动电话天线放在指定的线迹 (trace) 上，位置则靠近 5W 的 CB 射频系统 (49 MHz)，而移动电话正在传送语音。测试时， 采用测试模式的行驱动器错误率管脚显示宽带线路并无出现错误。最先出现错误的竟然是 RSDS/SVDS 线路！相信有关错误与传输电路与终端装置有关。LVDS 线路很多时都采用 100W 的终端装置，共模阻抗也较高，因此噪音很易进入线路，产生共模调制，最后甚至干扰接收器的检测电路，令差分信号出现讹误。此外，由于宽带 (MPL) 线路的终端装置连接阻抗较低的交流电接地点，因此需要较强的信号才可产生足够电压，翻转有关的数据。此外，MPL 链路采用 50W 的阻抗与接地连接。相较之下，LVDS 技术的接地阻抗可能高达几千W，确实的阻抗要视个别设计而定。(测试时采用的移动电话：两个不同的 Samsung Sprint PCS 电话以及一个 Nokia 5190 电话。) 其它的因素也会影响系统承受射频干扰的能力，有关因素包括系统接地、屏蔽及线路互连设计等。
MPL 标准
目前各大系统集成商、硅片供应商及其它有关方都加紧研究 MPL 链路的物理层 (MPL-0) 及连接层的特性。
内容提要
MPL 是专为便携式视频系统而设的链路，这是 MPL 技术与其它接口的最大分别，其主要特色如下：
·线路较少
·低功率
·低电磁干扰
·简单的协议/低门数
·专为视频应用而设
·双向点至点的链路
·开放式标准/可以采用不同供应商的产品
·以低至只有几 mW 的功率操作也可支持数以百万计的像素
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