竞逐FinFET设计商机　EDA厂抢推16/14纳米新工具

　　EDA 业者正大举在FinFET市场攻城掠地。随着台积电、联电和英特尔（Intel）等半导体制造大厂积极投入16/14奈米FinFET制程研发，EDA工具开发商也亦步亦趋，并争相发布相应解决方案，以协助IC设计商克服电晶体结构改变所带来的新挑战，卡位先进制程市场。

　　16/14奈米（nm）先进制程电子设计自动化（EDA）市场战火正式点燃。相较起28/20奈米製程，16/14奈米以下制程采用的鳍式场效电晶体 （FinFET）结构不仅提升晶片设计困难度（图1），更可能拖累产品出货时程，为协助客户能突破FinFET製程设计瓶颈，EDA厂商不约而同发布针对 FinFET製程的最新解决方案，欲于新一波的晶片设计商机中迅速扩大市占。

　　图1 与平面电晶体结构不同的FinFET製程，将带给IC设计商另一波挑战。

　　例如益华（Cadence）即针对28奈米以下製程及FinFET製程发布最新版Virtuoso布局（Layout）设计套件，该套件具备电子意识设计 （Electrically Aware Design， EAD）功能，可以协助行动装置积体电路（IC）设计商缩短产品设计週期并提高客製IC效能。

　　新思科技（Synopsys）则是携手联电宣布两家公司的合作已获得初步成果；联电採用新思科技DesignWare逻辑库IP组合和Galaxy实作平台StarRC寄生参数提取工具，成功完成联电第一个14奈米FinFET製程验证工具设计定案。

　　製程持续演进　晶片设计挑战重重

　　图2 益华客製IC与仿真产品管理资深团队总监Wilbur Luo指出，Virtuoso设计平台目前已有75%的市占率。

　　益华客製IC与仿真（Simulation）产品管理资深团队总监Wilbur Luo（图2）表示，半导体製程由28奈米演进至16/14奈米FinFET製程的过程中，IC设计商会面临愈来愈严重的电致迁移 （Electromigration， EM）问题以及布局依赖效应，加上先进製程设计规则多且复杂，将导致IC设计工程师在设计和验证数十亿电晶体的同时，也面临庞大的上市时程压力。

　　为协助客户顺利克服FinFET製程挑战，益华发表新Virtuoso设计套件，该套件可针对电致迁移问题，在工程师绘製布局时提出分析及警告，让工程师即时更正其设计；此外，Virtuoso设计套件亦具备在类比设计环境的仿真过程中撷取电流、电压资讯，并传送至布局环境的能力。

　　另一方面，Virtuoso设计套件可实现部分布局（Partial Layout）功能，亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结，以确保其布局架构正确（图3）。该设计功能让工程师减少其设计往返（Iteration）时间，以及避免其晶片过度设计（Over Design），进而导致耗电高、影响晶片效能，及占位空间增加等问题。

　　图3 在EDA设计工具的帮助下，工程师可在设计週期中提早发现问题并及时解决。

　　Luo指出，博通（Broadcom）已于28奈米製程实际使用Virtuoso布局套件，而其通讯晶片在提高效能表现与缩小尺寸之余，更受惠于 Virtuoso部分布局功能，而较上一代晶片缩短30%的设计时程。他认为，未来IC设计商在FinFET製程世代将面临更严峻的挑战，而 Virtuoso设计套件的角色也将更加吃重。

　　另一方面，台积电也宣布将扩大与益华在Virtuoso设计平台上的合作关係，以设计和验证其先进製程硅智财（IP），同时，台积电亦将以SKILL为基础的製程设计套件（PDKs）扩大应用于16奈米製程，以实现Virtuoso设计平台的色彩意识布局（Color-aware Layout）、先进绕线（Advanced Routing）和自动对準（Auto-alignment）等功能。

　　事实上，不仅台积电在FinFET製程布局上煞费苦心，***另一家晶圆代工厂联电，亦已于6月底完成首款14奈米FinFET製程验证工具的设计定案，而新思科技正是协助其设计的重要功臣。

　　EDA 业者正大举在FinFET市场攻城掠地。随着台积电、联电和英特尔（Intel）等半导体製造大厂积极投入16/14奈米FinFET製程研发，EDA工具开发商也亦步亦趋，并争相发布相应解决方案，以协助IC设计商克服电晶体结构改变所带来的新挑战，卡位先进製程市场。