PCB设计中怎样控制ESD

从机构上做好静电的防护，用绝缘的材料把PCB板密封在外壳内，不论有多少静电都不能到释放到PCB上。

导;

有了ESD，迅速让静电导到PCB板的主GND上，可以消除一定能力的静电。

对于非金属外壳或有金属背板的产品我来分析一下ESD问题;

重点分析非金属外壳的内部电路及PCB的ESD的设计;

参考如下结构：（注意有的产品内部含有金属背板）

对于有穿过电路板PCB的干扰：

（电场耦合和磁场耦合都存在系统无接地！）

一方面我们要规划干扰在PCB上的路径（注意这是在电路板-PCB布局布线是需要提前规划的）;另一方面要尽量控制干扰的幅度。

注意有些产品外壳是非金属结构;但系统内部为了产品的强度或者是为了应对EMC设计的需求会有金属背板的设计！我们还要注意以下ESD路径;

一定是PCB电路板一边的接口及连接线，输入I/O接口及连接线引入了干扰，或者如上述产品的结构搭接&孔缝！干扰从内部电路，功能单元，系统走线流向大地！（系统参考接地板）如上面的两图示路径！

绝大多数情况下，PCB电路板多边有接口及连接线是常见情况;接口及连接线多，就会有测试整改难度的提高，无论系统有多复杂我们还是有对策的！

首先逐一插拔接口及连接线，看看拔掉哪个接口或连接线可以提高抗扰度。

如果可以找得到影响抗扰度的连接线或接口，我们可以直接跨接巧妙的运用电容，把干扰旁路掉！这也是一种措施;在电路设计时我是推荐应用的！

在对应导线上套磁环可以减小干扰电流，也是措施之一。（我常用这种方法来指导客户进行问题的判断和分析！）

如果插拔接口或连接线没有明确的发现，就要规划干扰路径也就避免或者减少流经敏感电路的干扰电流，例如避免干扰电流流经CPU/MCU&控制电路及晶振（振荡器布局布线！）电路等;如上图所示！

对于CPU/MCU，尽量使引脚处于高阻状态，阻止干扰电流流入！

CPU/MCU的输出引脚，要串电阻并旁路电容，切不可引脚直通外部电路！

即便没有干扰信号，引脚直通也是不合理的，易引起CPU/MCU的故障损坏！

ESD引起的复位分析！

注意，看门狗复位也会导致软件重启机复位！

硬件复位主要是两个源头：

A.电源电压过低，CPU内部电路产生了一个复位信号;

B.复位引脚上有一个复位脉冲信号注入。

1.CPU/MCU电源线布线合理，退耦电容适当布置，依靠ESD耦合过来的这点能量拉动电源到复位电平的可能性比较小，不作优先考虑。

2.复位引脚有干扰的情况比较多出现，优先考虑。

注意点：

a）复位电路引线是否过长;

b）复位电路是否形成大环路;

c）芯片复位引脚是否接一个小电容到就近接地;

d）复位信号有没有供其他芯片使用;

e）有没有用专用复位芯片设计等等;

布局得当就不太容易产生硬复位，相对与重启机还是比较容易处理的。

如果是a、b问题，则在辐射抗扰度测试时也会产生复位。

基本措施：

靠近CPU复位引脚切断复位信号线串1～10KΩ电阻，复位引脚对地就近并1～10nF电容。相对来说，直接硬复位干扰还是比较容易处理的。

软件方面：

需要确定的系统MCU/CPU-I/0口或控制信号受干扰引起误动作的情况。

由于ESD是瞬态干扰，持续时间非常短，重复读取控制信号状态基本上就可以排除干扰。注意增加的滤波电路也有可能起反作用的;例外情况：磁珠与电容组合会展宽干扰电平，需要增加信号确认时间，对于需要快速响应的程序就要好好考虑一下！

A.确定的某个模拟量信号受干扰引起误动作的情况;先用硬件的方法进判断。

由于ESD是瞬态干扰，数字滤波程序运用排除最大最小值的办法就可以排除干扰。

同样，滤波电路会展宽干扰信号，造成连续采到几个干扰信号，不能全部排除。

B.干扰引起硬复位的情况。主要有两种情况会让CPU/MCU复位，一个是复位引脚受干扰，另一个是电压下降使上电判断电路产生复位信号。

这些相对比较容易处理，增加电阻电容滤波、合理布线基本上可以解决问题。

C.比较难处理的是死机或者死机引起的看门狗复位。

可能是任何引脚引入干扰的干扰，需要逐一排除，由于很少是单一引脚引入干扰，处理起来比较麻烦，如果结构上或者外围电路上没有有效措施，电路板PCB布局布线重新做的可能性较大。PCB的关键问题点：过大的环路面积造成问题！！

D.软件敏感性，引脚阻抗Flash芯片写操作;ESD脉冲短，脉冲串也不长，未必与软件敏感状态重叠，所以测试验证时要充分考虑这些情况。硬件设计可以提高干扰强度，一定要注意软件敏感环节。

电路板PCB干扰机理分析

1.金属构件是否会产生交大dv/dt，并耦合到临近的敏感电路;

2.检验放电通路是否由于寄生电感因di/dt产生感性耦合到敏感电路;

3.ESD通常是同时存在dv/dt及di/dt，一般dv/dt更容易产生耦合;

4.共模电流预规划措施不佳，让较多共模干扰电流流经敏感电路;

5.敏感电路对地有较低共模阻抗，使较大共模干扰电流经由敏感电路流向地。

流经敏感电路的共模干扰电流不会消失，它同样还要流回地，任何从敏感电路引出的导线都有可能是流经敏感电路的干扰电流流回地的途径;

6.共模干扰电流在敏感电路产生差模才会引起干扰，敏感电路有较大的阻抗不平衡，使流经的共模干扰电流产生了差模电压;

7.受干扰器件引脚阻抗过高;

8.器件受扰动作阈值过低;

9.振荡器电路工作异常;软件没有能够分离处理好瞬态干扰信号（或者是软件算法有问题）;

对于系统为非金属外壳的电子产品或者设备;静电ESD对产品的裸露的金属部分进行接触放电同时对结构的缝隙进行非常高电压的（》16KV）的空间放电时;系统内部就会是电场耦合和磁场耦合都存在复杂环境;走线环路面积是关键！！

我们要重点关注关键信号线的走线及环路面积的问题;如下图说明：

PCB与外部产生电磁场耦合

磁场： u0= 4Л*10^-7 感应电压计算：磁场 & 电场

V=S× u0 ×ΔH/Δt

H=I/（2 × Л ×D ）

电场：

V=S× E × FMHZ /48电场下的频率

我来进行一下实际的数据计算分析：如下图

A.电场问题！参数实例说明

è环路面积=20cm^2 测试场电压为30V/m@150MHZ， 估算感应电压？

V=0.0020*30*150/48

V=200mV

B.磁场问题！ESD-静电放电的场影响

è环路面积=2cm^2 离ESD测试电流（30A）的距离=50cm ， Δt=1ns

H=I/（2 ×Л ×D ）估算感应电压？

Δt=1ns ， H=I/（2×Л×D） =30/（2* Л *0.5）=10A/m

V=0.0002*4*Л*10^-7 * 10/（1*10^-9）

V=2.5V！

结论：无接地系统对应强干扰环境PCB的布局布线的环路面积是设计的关键！！

电路板PCB干扰-ESD对策分析措施

A.考虑到dv/dt是源头，可以优化金属构件接地性能降低dv/dt，增加金属构件连接处紧固件数量、增加导线数量直径缩短长度、贴膜等有一些作用。

以500V为单位，进行测试，看看敏感放电电压有没有变化，并进行测试分析;

有较大改善则进一步增加措施，直到模拟出实验结果。

B.增加耦合距离减少耦合电容增加耦合阻抗，主要是比较贴近金属构件的导线、过于靠近金属构件的PCB走线。约束导线使之远离金属构件、插入聚四氟乙烯片、插入独立屏蔽保护等可以达到一些效果。

C.分析共模干扰电流的路径，增加敏感线路对共模干扰电流的阻抗，疏导共模干扰电流绕过敏感电路。实际措施一般就是串电阻并电容，电容一端一般连接到最近的地（也有连接到其他地方更好的情况）。

D.增加敏感电路对地共模阻抗降低敏感电路分流的共模干扰电流。

整理一下接口连接线，初步判断哪些对地阻抗比较低。一般来说，电源线对地阻抗比较低，套磁环是一个增加阻抗的方法。有比较多接口及连接线的情况下，增加电源线阻抗并不一定有效，甚至起反作用。

在其它控制/检测连接出线上重复套磁环（小电流线可以考虑用电阻），测试改善效果。（推荐使用这种方法来进行测试和改善！）

重点IC的干扰分析受干扰的部位已明确到具体的芯片引脚！！

例如：已知芯片的某个引脚上有信号变化，引起设备误动作。

对策措施

A.加强该引脚抗干扰措施，靠近引脚加对地旁路电容，干扰源阻抗较低的情况下需要串电阻;

B.对瞬态突变的检测信号进行软件滤波。

C.疏通敏感芯片各引脚（或者电路区域的进出线）的对地连接，让干扰电流绕过芯片（敏感电路），主要措施是旁路电容这同时有利于降低引脚的对地阻抗。

在干扰源阻抗比较低的情况下，单独加旁路电容效果不佳，串电阻配合效果好。这是很好而且低成本的措施;注意在设计时就需要考虑到。

D.选用抗干扰性能比较好芯片，是比较有效的措施。

E.对于比较有特征的干扰信号，特别是窄脉冲干扰信号，软件可以比较有效排除，且成本低。

上述措施互不排斥且互补，选择有效且低成本的措施方案改善。

我在进行电子产品实际电路设计中的ESD的设计措施：

1、雪崩二极管来进行ESD保护。

这也是设计中经常用到的一种方法，典型做法就是在关键信号线并联一雪崩二极管到地。该法是利用雪崩二极管快速响应并且具有稳定钳位的能力，可以在较短的时间内消耗聚集的高电压进而保护电路板。

2、使用高耐压电容进行电路保护。

该做法通常将高耐压的陶瓷电容或Y电容放置在I/O连接器或者关键信号的位置，同时连接线尽可能的短，以便减小连接线的感抗。若采用了耐压低的电容，会引起电容的损坏而失去保护的作用。

3、采用铁氧磁珠进行电路保护。

铁氧磁珠可以很好的衰减ESD电流，并且还能抑制辐射。当面临着两方面问题时，一个铁氧磁珠会是一个很不错的选择。

4、火花间隙法。

这种方法是在一份材料中看到的，具体做法是在铜皮构成的微带线层使用尖端相互对准的三角铜皮构成，三角铜皮一端连接在信号线，另一个三角铜皮连接地。当有静电时会产生尖端放电进而消耗电能。

5、采用LC滤波器的方法进行保护电路。

LC组成的滤波器可以有效的减小高频静电进入电路。

电感的感抗特性能很好的抑制高频ESD进入电路，而电容有分流了ESD的高频能量到地。同时，该类型的滤波器还可以圆滑信号边缘而较小RF效应，性能方面在信号完整性方面又有了进一步的提高。

6、多层板进行ESD防护。

当成本允许的情况下，选择多层板也是一种有效防止ESD的一种手段。在多层板中，由于有了一个完整的地平面靠近走线，这样可以使ESD更加快捷的耦合到低阻抗平面上，进而保护关键信号的作用。

7、电路板外围留保护带的方法保护法。

这种方法通常是在电路板周围画出不加组焊层的走线。在条件允许的情况下将该走线连接至外壳，同时要注意该走线不能构成一个封闭的环，以免形成环形天线而引入更大的麻烦。

8、采用有钳位二极管的CMOS器件或者TTL器件进行电路的保护。

这种方法是利用了隔离的原理进行电路板的保护，由于这些器件有了钳位二极管的保护，在实际电路设计中减小了设计的复杂度。

9、多采用去耦电容设计。

这些去耦电容要有低的ESL和ESR数值，对于低频的ESD来说，去耦电容减小了环路的面积，由于其ESL的作用使电解质作用减弱，可以更好的滤除高频能量。

我再总结一下;对于电子产品/设备-整机级&电路板级的堵和导

整机级的系统的堵和导

1、外壳和安装件：金属以及可导电的电镀材料等，属于容易吸引和聚集静电的材料;ESD要求很高的项目要尽可能避免使用这些材料。

2、必须使用导体材料时：结构上要事先预留有效而布局均匀的接地点;一般来说，顶针或者金属弹片的接地效果优于导电泡棉和导电布。

3、无法做接地处理的例如电镀侧键等，需要重点在主板上做特别处理;

包括：

（1）增加压敏电阻、TVS或者电容等器件;

（2）预留GND管脚;

（3）板边露铜吸引静电放电;

4、外壳上的金属件，距离器件和走线必须大于2.2mm以上距离。

5、堆叠上避免器件裸露于孔、缝边;如果无法避免的话，则要在组装上想办法堵;常见的做法有粘贴高温胶带或者防静电胶带等阻隔;所有结构设计需要留有增加隔离片的空间。

电路板级的堵和导

1、增大PCB板材面积，以增加GND面积，增强其中和静电的能力;成本或者差异化的堆叠让我们做小。

2、实在很小的板子，则必须要有至少一层完整的GND层;并且要能够跟电池地脚保持良好的连接;我们常常因为成本无法做到留出完整的地层。

3、很小的电路板，因为电路板的中和电荷能力有限，则要多考虑从整机上堵，少考虑导。

4、器件选择上，要选用高耐压ESD的器件;静电保护器件在选择时需要考虑其容性，避免不合适的容性导致其所保护信号线的信号本身的失效。

5、器件摆放时，容易被ESD影响的器件，尽量罩在屏蔽罩中。

6、屏蔽罩必须保证有效而分布均匀的接地！要较为直接的接到主地上，盲孔直接结合埋孔;要四周分布均匀地接地。

7、对IO口和键盘等容易暴露的部分电路，必须增加静电保护器件。

8、器件摆放上，必须遵守就近释放的原则，ESD保护器件应靠近IO和侧键等摆放;其次是跨在中间路上;避免靠近芯片摆放;这样能够减少ESD脉冲信号进入附近线路的瞬态耦合;虽然没有直接的连接，但是这种二次辐射效应也会让其他部分工作紊乱。

9、Layout走线必须遵守有效保护的原则;走线应该从接口处先走到TVS处，然后才能走到CPU等芯片处;远远地“挂”在信号线上的静电保护器件，会因为引线寄生电感过大而导致保护失效，让保护形同虚设。

10、TVS管的接地脚与主地之间的连接必须尽可能的短，减小接地平面的寄生电感。

11、TVS器件应该尽可能靠近连接器以减少进入附近线路的瞬态耦合。虽然没有到达连接器的直接通路，但这种二次辐射效应也会导致电路板其它部分的工作紊乱。

12、避免在板边走重要的信号线;例如时钟、复位信号。

13、主板上未使用的地方尽可能的铺成地;并且连接到主地上;多铺地减小了信号与地之间的间距，相当于减小信号的回路面积。（该面积越大，所包含的场流量越大，其感应电流也越大）

14、需要注意ESD对地层的直接放电有可能损坏敏感电路。在使用TVS二极管的同时还要使用一个或多个高频旁路电容器，这些电容器放置在易损元件的电源和地之间。旁路电容减少了电荷注入，保持了电源与接地端口的电压差。

15、电源走在主板中间比在板边好;地布局在板中间比板边好。

我通过众多的实际项目进行了上面的分析和总结;对于ESD问题基本不会超出我的总结范围！如果对系统了解&理解我的分析和设计思路 可以为你的产品设计开发能节省很大的成本！