各大厂商倾力开发，芯片立体堆叠技术应用在即

　　TSV立体堆叠技术已在各式应用领域当中崭露头角。TSV堆叠技术应用于DRAM、FPGA、无线设备等应用上，可提升其效能并维持低功耗，因而获得半导体厂及类比元件厂的青睐，尽管如此，若要加速TSV技术于市场上应用的速度，仍须仰赖代工厂、IP供应商、EDA厂与封测代工厂的共同合作。

　　上一期文章已针对影像感应器、功率放大器与处理器等产品分析过如何应用矽穿孔（TSV）做立体堆叠时的现况与预测，因此本期将延续上期的讨论，再涵盖当红的商品应用，让读者可以更清楚未来的走势。

　　TSV抢进热门应用市场

　　今日的可携式设备几乎把所有的事放在掌心中，只要按一个钮，便可以浏览网际网路、收发邮件、观看高画质电视或使用全球卫星定位系统（GPS）等服务。多媒体的需求愈来愈多，也让设计愈来愈复杂，设计人员无不希望在持续缩小的接脚结构中取得更好的功能，但耗电要变少。

　　由于可携式运算需求愈来愈急迫，业界便开始追求更进阶的记忆体技术，让可携式设备拥有支援三维（3D）立体游戏以及家庭剧院标准1，080p，每秒六十个影格的影音设备等能力。在2013年，可携式设备系统单晶片（SoC）的设计将须要超过10Gbit/s的记忆体频宽之效能规格。另外，在可携式产业寻求更好的记忆体技术并改善接脚尺寸的前提下，应用TSV的3D IC概念提升耗电与效能并且同时顾虑成本效益将是一个可行方向（图1）。

　　图1 应用堆叠晶片与TSV技术的3D IC封装技术蓝图

　　对于宽输入/输出（Wide I/O）介面而言，应用TSV堆叠动态随机存取记忆体（DRAM）在逻辑晶片上，可在每位元耗电只有一半的情况下，比LPDDR2技术的效能要快上二到四倍，这对业者而言，确实是有很大的诱因，以下说明目前的应用现况。

　　应用于DRAM

　　在DRAM记忆体上，尔必达（Elpida）、三星（Samsung）与美光（Micron），目前都已开始供应使用TSV堆叠的DRAM样本，这三家公司与恩益禧（NEC）、Oki Electric一齐发表了不少堆叠的概念，之所以使用这个技术来堆叠DRAM，主要当然是为了效能、省电与尺寸大小等优势。

　　IBM的研究指出，当想要扩充DDP（Dual Die Package）以便支援1，333Mbit/s甚至到1，600Mbit/s的时候，最终将会须要用到TSV技术，因为该项技术可以不使用打线键合（Wire Bonding），而让DRAM堆叠封装尺寸更小，并且具有更快的资料传输能力和频宽。

　　已宣布破产的尔必达，早在2009年时就已成功开发出多层铜TSV堆叠的8Gb DRAM记忆体，这个DDR3 SDRAM可以有1，600Mbit/s的运作速率，且在核心层间有1，030个互连（单一封装中有8，357个凸块互连，包含介面层），这个封装高度最大仅1.3毫米（mm），里面包含八个核心层与一个介面层，目前8Gb TSV DRAM已开始提供，而且很快便可以看到16Gb的产品（八层各2Gb的DRAM产品）出现。

　　以一个整合元件制造商（IDM）而言，三星比谁都有能力来进行3D IC的开发，市场消息指出，多年来三星已将3D封装技术推展至不同的应用上，目前他们的3D DRAM结构可以支援四个Rank的动作，含一个主控端（Master）与三个从属端（Slave）晶片，并使用将近三百个TSV，这个元件可以支援功能模组化，且提供缓冲模组的解决方案，其中Master晶片是一个具有四片2Gb的DDR3 DRAM，且另有多Rank的控制回路，而Slave晶片都有2Gb的记忆体核心与晶圆级测试回路，这个元件的密度共8Gb，且每个堆叠都可以形成一个Rank，Master晶片可以当成可绝缘通道（Channel）与Slave晶片间的缓冲区，于是若在有四个Rank/Module与两个Module/Channel的结构下，可以让输入/输出资料传输快到1，600Mbit/s，然而若是以传统的QDP（Quad Die Package）结构来进行，传输速率则只能到1，066Mbit/s。

　　追求高效能电脑设备的制造业如伺服器制造商也对于TSV技术的改善空间非常感兴趣。根据IBM的说法，伺服器记忆体容量是以每代至少两倍的速度成长，而由于消费者对系统体积愈小愈好的偏好，限制了记忆体插槽的总数量，也让记忆体模组密度须要设法往上提升，其中一个好方法，就是使用3D TSV技术制造伺服器的DRAM高阶应用。

　　JEDEC固态技术联盟在2012年宣布一个新的行动DRAM标准--JESD229 Wide I/O Single Data Rate（SDR）。由于Wide I/O行动DRAM是一项突破性技术，可满足产业在增加整合层次与改善频宽、延迟（Latency）、供电、重量与尺寸上的需求，因而可以让智慧型手机、平板电脑、手持游戏机及其他可携式元件得到效能、省电与缩小尺寸等的终极表现，而这个标准主要诉求在于使用TSV的3D堆叠能力，把记忆体晶片直接堆叠互连到一个系统单晶片上时所需的标准，其定义出相关的属性、功能、交流（AC）与直流（DC）值以及Ball/Signal配置，特别适用需要极佳耗电效能与更大的记忆体频宽（最大到17GB/s）之应用，应用实例包括3D游戏、高解析度视讯档，或同时须要执行多重应用等，比起前一代的标准LPDDR2，在相同的耗电水准下，Wide I/O的频宽约两倍。

　　瞄准FPGA市场

　　使用3D结构在逻辑元件上的优点，最有利的证据就在现场可编程闸阵列（FPGA）的应用上。传统FPGA包含一堆简单又可程式化的逻辑元件阵列，并且有可程式化的互连结构，因此可按照系统设计者的需求来规画逻辑区块的相连结构，但FPGA的效能会被占了晶片面积90%的互连结构所限制住，且会造成40%？80%的元件延迟。

　　3D整合的技术于是找到了这个施力点，因其可协助FPGA把可程式化的互连结构从逻辑区块中移除，转而置放于堆叠体的其他层，因而减少原先的互连延迟现象，但是否可在FPGA上采用3D TSV，则仍须视晶圆代工厂是否有对应的设计工具以及在300毫米晶圆应用TSV的能力而定。

　　业界标准也是另一个问题，举例来说，对于在3D的设计上是要发展可制造性设计（DFM）或可测性设计（DFT）的标准，也仍然引起许多的讨论。美国电机暨电子工程师学会（IEEE）的3D Test Working Group提出IEEE 1838标准，这个标准的内容是希望可以在3D元件中定义出可当作测试架构的基础结构与描述语言，这个测试架构非常关键，因为其可以在IC制程中用来测试与确认3D元件的品质，对于FPGA应用3D技术非常关键。

　　强化无线设备性能

　　供应无线设备的公司将TSV视为想增加处理器效能、强化处理器与记忆体间资料交换频宽、改善资料存取耗电、限制电池耗电、低成本与小型化等优势时最具潜力的解决方案。

　　但目前的封装技术都较局限于使用打线接合或覆晶技术来做立体堆叠，在某些应用上，也会倾向于使用PoP（Package on Package）或PiP（Package in Package）等技术，而CoC（Chip on Chip）也因无法完全满足所有需求，而只被采用于部分应用中，因此在这方面的应用上，未来有绝对的市场空间可以发展。

　　除了以上的应用外，TSV还引起其他半导体厂的兴趣，举例来说，类比元件供应商也规画使用TSV，其主要是为了缩短设计时程，以便快速上市（约18个月），这主要是因为有现存的设计工具还可以沿用，而TSV连接元件时，也可以混用各种技术或使用不同的技术节点（Technology Node），例如晶片部分可使用130奈米（nm）节点技术来设计，也可以在其他部分应用45奈米技术来进行，在这样的情况下会有不错的综效，例如可以最佳化数位元件的技术，却不一定可以最佳化类比元件，混合使用不同节点则可以顺带改善整合的弹性。

　　另外，由于晶片互连的总长会缩短，且拥有较低的电容，因此也能降低更多的耗电，并且改善速度效能。但是，TSV应用在混合数位与类比元件下的缺点，则可能包含在类比晶片与高频数位元件间，存在电磁与射频（RF）的相互干扰现象。接着，讨论目前这几项应用在市场上的预测值资料。