EUV光刻“好日子”即将到来 - 半导体制造孕育新机遇，新技术变革在所难免

　　EUV光刻“好日子”即将到来？

　　EUV光刻已引起半导体业界的特别重视，有希望在2015年或者2016年相当于在10nm制程时代导入。

　　EUV光刻技术相对来说还算是幸运的，由于光源功率一再推迟，影响了进程，促使英特尔、台积电及三星纷纷解囊投资入股ASML，支持它的研发。

　　ASML于今年6月兼并了一家提供光源的公司Cymer，似乎已再无其他说辞，看来此次EUV光刻设备一定要成功。

　　解决光源功率和掩膜缺陷

　　EUV技术原本被寄希望于在65nm技术节点被采用，但是随着浸液式光刻、双重图形等技术的不断涌现，它崭露头角的日子被不断推迟。甚至有人质疑是否真的需要EUV？时至今日，在14nm甚至10nm制程步步紧逼的时候，是不是意味着EUV的“好日子”即将到来？

　　目前EUV技术的现状仍存在两个大问题，即EUV光源功率不够以及光刻掩膜的缺陷问题。

　　相对于目前的投影式光学系统而言，EUV掩膜板将采用反射技术，而非透射技术。要使EUV顺利进入量产，无缺陷的掩膜是必不可少的，如何解决掩膜板表面多层抗反射膜的无缺陷问题成为关键。EUV掩膜板的制作一般是采用多层堆叠的Mo/Si薄膜，每一Mo层与Si层都必须足够平滑，误差容许范围为一个原子大小。如果掩膜上存在大颗粒时，通常需要采用掩膜修正技术进行处理。另外，掩膜版还涉及储存、运输等难题。

　　最新的数据要求认为，最终EUV量产时缺陷密度的目标可放松到0.01defects/cm2即可。但如今的EUV掩膜缺陷仍高达1defect/cm2，相差两个数量级，可见任务还非常艰巨。

　　EUV光刻反射式掩膜技术的难点在于掩膜白板（blank）的制备，包括缺陷数的控制以及无缺陷多层膜的制备。根据掩膜图形成型方法的不同，其制备方法主要分为：离子束直接刻蚀法、离子注入法、Liftoff法、吸收层干刻法。吸收层干刻法不仅在工艺上切实可行，而且有利于缺陷的检测和修补，是最为理想的掩膜制作方法。

　　另外，制作出无瑕疵的掩膜坯（mask blank）则是另外一个EUV光刻技术走向成熟需要解决的主要问题。有分析说，经过多年研究，业内制作光掩膜衬底的瑕疵水平已经达到每片24个瑕疵，这样的瑕疵控制水平对于存储器的制造来说已经可以满足要求，但是仍无法满足制作逻辑芯片的要求。

　　到2013年，6反射镜设计的EUV光刻系统的数值孔径NA可从现有的0.25水平增加到0.32（通过增大镜径等手段）。如果再进一步发展下去，通过8反射镜设计并采用中心遮拦技术的EUV光刻系统的NA值则可达到0.7左右。

　　比如在掩膜板技术方面，业内领先的掩膜坯提供商Hoya公司一直都在研究超低热胀率的掩膜坯材料，这种掩膜坯并不采用传统的石英衬底材料制作。

　　另外，由于所用的照明光能量很容易被材料吸收，因此多年来人们一般认为EUV光刻适用的掩膜板很难通过加装掩膜板的保护膜的方法来防止颗粒沾染。而目前已经有研究人员在研制硅材质的掩膜板保护膜方面取得了一些进展。对于目前条件下EUV光刻系统用的掩膜板而言，平均使用25次就会沾染上一个污染物颗粒，因此需要通过特殊的清洁处理来保证掩膜板的清洁，而这种清洁处理则不仅增加了成本，而且还会影响到掩膜板的质量。

　　有望在10nm制程导入

　　EUV光刻机制造商ASML在2013年展览会的演讲中表示，其第二代NXE 3300B的EUV光刻机已经出货9台给芯片制造商。在2014年时NXE 3300B中的光源功率可以达到50W，相当于43WPH水平。而100W光源可能要到2015年或者2016年实现，相当于73WPH水平。至于何时出现250W EUV光源目前无法预测，除非100W光源开发成功，并有出彩的表现。不太相信未来光刻机能达到500W光源，虽然写进路线图中是容易的，但是未来能否实现是个大问题。

　　只要实现73WPH，即可认为EUV已达到量产水平，因为与多次曝光技术相比，其成本已然下降。在10nm节点以下，如果继续采用DP技术，则需要4倍甚至8倍图形成像技术。

　　EUV光刻已引起半导体业界的特别重视，目前在英特尔等大佬的支持下经费也能保证，所以有希望在2015年或者2016年相当于在10nm制程时导入。但是EUV光刻原理与传统的光学光刻工艺不同，所以一旦导入，将会引起半导体制造业的“骚动”，它的磨合过程需要多久，尚不便预测。但是相信由此新一轮尺寸缩小的序幕将拉开，可能推动半导体业再次高增长。

　　TSV封装带来新游戏规则

　　各种TSV装技术的成功量产商用，将会带来一种新的游戏规则，封装革命已是一种最好的超越对手的方式。

　　近期半导体业发展中有两大趋势即SoC系统级芯片及SiP系统级封装。按逻辑思维，SoC是通过IC设计方法把多个芯片功能集成在一起，因此对于IC设计、验证及测试等都提出了新的挑战，所以SoC比较适用于量大面广的芯片，否则成本降不下来。SiP是利用封装技术，实现多个芯片而且是异质架构产品的集成，由此SiP又可延伸为采用TSV的2.5D与3D封装技术，十分类似于多层印制板电路产品。3D封装的原理概念早已提出，然而涉及标准、产业分工等问题，产业化过程缓慢。如今业界对于3D封装寄予厚望，认为将掀起半导体业中超越摩尔定律的又一次革命。

　　封装技术掀起革命

　　所谓2.5D是将多颗主动IC并排放到被动的硅中介层上，因为硅中介层是被动硅片，中间没有晶体管，不存在TSV应力以及散热问题。通过多片FPGA的集成，容量可以做到很大，避开了新工艺大容量芯片的良率爬坡期，并因解决了多片FPGA的I/O互连问题而大幅降低了功耗。

　　3D是指把多层芯片采用微凸块及硅通孔技术（TSV）堆叠在一起。微凸块是一种新兴技术，面临非常多的挑战。一是两个硅片之间会有应力，举例来说两个芯片本身的膨胀系数有可能不一样，中间连接的微凸块受到的压力就很大，一个膨胀快，一个膨胀慢，会产生很大的应力。二是在硅通孔时也会有应力存在，会影响周围晶体管的性能。三是热管理的挑战，如果两个都是主动IC，散热就成为很大的问题。所以行业需要解决上述三个重要挑战，才能实现真正的3D封装。

　　一般在晶圆制造CMOS结构或者FEOL步骤之前完成硅通孔，通常称作Via first。因为TSV的制作在fab的前道工艺即金属互联层之前进行，此种方式在微处理器领域研究较多，可作为SoC的替代方案。

　　而将TSV放在封装阶段，通常称之为Via last。这种方式的优势是可以不改变现在的IC制造流程和设计。采用Via last技术即在芯片的周边进行通孔，然后进行芯片或者晶圆的多层堆叠。此种方式目前在存储器封装中盛行。

　　TSV通孔工艺需要几何尺寸的测量，以及对于刻蚀间距和工艺可能带来的各种缺陷检测。通常TSV的孔径在1~50微米，深度在10~150微米，纵宽比在3~5甚至更高。每个芯片上通孔大约在几百乃至上千个。

　　目前能实现3D封装的只是存储器芯片，如东芝于2013年2月采用19nm空气隔离技术生产出64GB与128GB的NAND闪存，并通过减薄至30微米，将16层芯片堆叠于一体，采用引线键合方法，作成容量达1024GB的薄型封装。

　　三星也于2013年8月宣布开始量产128GB NAND 3D闪存。而意法半导体的MEMS也实现了3D封装，因为它面临的发热等问题小一些。

　　面临三大难题

　　如果我们无法解决价格问题，那么TSV的发展道路将更加漫长。目前TSV在价格与成本之间仍然存在极大的挑战，加上新技术的不确定性所隐含的风险，以及实际的量产需求，形成了TSV技术所面临的三大难题。

　　部分业界人士认为，到2014年，智能手机用的移动应用处理器可能会采用TSV技术，成为率先应用TSV量产的产品。日本JEDEC正在拟订一个支持TSV的Wide I/O存储器界面的方案，其目标是成为下一代采用层叠封装（PoP）的低功耗DDR3连接的继任技术。

　　市场调研机构Yole Developpement稍早前发布了一份针对3D IC与硅通孔（TSV）的调查报告指出，2011年所有使用TSV封装的3D IC或3D-WLCSP平台（包括CMOS影像感测器、环境光感测器、功率放大器、射频和惯性MEMS元件）等产品产值约为27亿美元，而到了2017年，产值可望增长到400亿美元，占总半导体市场的9%。

　　因此，从目前掌握的情况看，要实现异质架构的、不同IC之间的真正3D封装，至少还需要3~4年的时间。无论是2.5D还是3D，各种TSV封装技术的成功量产商用，将会带来一种新的游戏规则。在摩尔定律越来越难走、新的半导体工艺迈向1xnm越来越昂贵的今天，封装革命已是一种最好的超越对手的方式。

　　450mm硅片、EUV光刻及TSV 2.5D与3D封装三大关键技术本来互不相干，但是相互之间会有此消彼长的效果。目前究竟那项技术走在先，尚难说清。因为半导体业是一项规模产业，仅小批量生产也不行，价值要体现在销售额中。

　　近时期半导体业的增长已趋缓，可能与尺寸缩小面临极限等因素有关。相信当三大技术获得突破之际，将推动产业进入又一轮的高增长。然而这三项技术由于难度都特别大，发展都不会一帆风顺，而在此过程中半导体产业将面临产业结构与发展模式等新一轮的重组与变革。