突破物理极限，成功创造1nm晶体管

　　台积电共同执行长刘德音之前透露，目前已组成团队着手3 纳米研发，业界一片惊奇，而且现在不只3 纳米，1 纳米也来了！隶属美国能源部的劳伦斯伯克利国家实验室Ali Javey 团队即宣称，突破了物理极限，成功创造1 纳米晶体管。

　　美国劳伦斯伯克力国家实验室 Lawrence Berkeley National Laboratory www.lbl.gov）（简称伯克利国家实验室）宣布实现全球最小的晶体管！该实验室利用二维材料技术用二硫化钼、碳纳米管和二氧化绝缘体锆实现了栅极长度1nm的晶体管。该成功公布在最新一期《科学》杂志上。

　　劳伦斯伯克利国家实验室是一个隶属于美国能源部的国家实验室，从事非绝密级的科学研究。它坐落在加州大学伯克利分校的中心校园内，位于伯克利山的山顶。该实验室现由美国能源部委托加州大学代为管理。

　　在集成电路领域，特征尺寸是指半导体器件中的最小尺寸。在CMOS工艺中，特征尺寸典型代表为“栅”的宽度，也即MOS器件的沟道长度。一般来说，特征尺寸越小，芯片的集成度越高，性能越好，功耗越低。

　　纳米制程是什么？

　　在数学上，纳米是0.000000001 公尺，但这是个相当差的例子，毕竟我们只看得到小数点后有很多个零，却没有实际的感觉。如果以指甲厚度做比较的话，或许会比较明显。

　　用尺规实际测量的话可以得知指甲的厚度约为0.0001 公尺（0.1 毫米），也就是说试着把一片指甲的侧面切成10 万条线，每条线就约等同于1 纳米，由此可略为想像得到1 纳米是何等的微小了。

　　知道纳米有多小之后，还要理解缩小制程的用意，缩小电晶体的最主要目的，就是可以在更小的芯片中塞入更多的电晶体，让芯片不会因技术提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降低耗电量；最后，芯片体积缩小后，更容易塞入行动装置中，满足未来轻薄化的需求。

　　再回来探究纳米制程是什么，以14纳米为例，其制程是指在芯片中，线最小可以做到14纳米的尺寸，传统电晶体的长相，以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？藉由缩小闸极长度，电流可以用更短的路径从Drain端到Source端（有兴趣的话可以利用Google以MOSFET搜寻，会有更详细的解释）。

　　突破物理材料限制

　　不过，制程并不能无限制的缩小，当我们将电晶体缩小到20 纳米左右时，就会遇到量子物理中的问题，让电晶体有漏电的现象，抵销缩小L 时获得的效益。作为改善方式，就是导入FinFET（Tri-Gate）这个概念，在Intel 以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。

　　更重要的是，藉由这个方法可以增加Gate 端和下层的接触面积。在传统的做法中，接触面只有一个平面，但是采用FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。

　　首席研究员阿里Javey表示我们展示了1nm栅晶体管，显示只要有合适的材料，还是有很多空间可以压缩现有产品尺寸的。

　　我们都知道沟道长度缩小也会带来一系列负面效应，统称为“短沟道效应”。例如在沟道短到一定程度时，源与漏之间会存在漏电流，即使撤掉了栅极电压，也可能关不断MOS管，漏电流的存在会使电路的静态功耗增大，为了降低“短沟道效应”带来的负面影响，需要在器件结构、制造工艺等方面进行改进。

　　研究人员表示某些二维材料，包括二硫化钼，具有比硅更小的介电常数、更大的带隙和更大的载流子有效质量。