浅谈SoC时代芯片设计与封装和PCB

本系列的前几篇文章展示了 IP 的成功集成（尤其是模拟/RF，但也包括数字）基本上是由芯片开发团队从设计工作一开始的实践就预先确定的。在 IP 集成期间出现在芯片、封装和 PCB 级别的问题以信号完整性 (SI) 和电源完整性 (PI) 问题的形式在所有三个域中相互作用。

信号完整性问题包括时序效应（源自随频率上升而恶化的边缘速率受损的抖动）以及电磁干扰 (EMI) 等幅度效应，包括低频和高频的串扰和谐波。电源完整性问题包括开关噪声和串扰，必须对其进行动态管理，以免影响功能和性能。

这是一个具有挑战性的情况，因为需要在 V dd随着更深的亚微米节点同步下降时保持干净的功率水平和噪声容限。人们不能不注意到这些问题之间的许多共性，以及在系统设计和集成的所有三个层次上用来减少它们的方法。

图 1信号和电源完整性问题、它们的起源和解决方法的说明。资料来源：P2F 半

在意识到 IP 集成问题是由未将芯片、封装和 PCB 设计视为一个综合整体的设计方法引起的之后，人们努力开发一种能够成功应对这种多变量混乱的方法。由此产生了配电网络或 PDN 的概念。

配电网

基本概念以通用且一致的阻抗 Z 为中心，它可以作为芯片、封装和 PBC 的设计要求。使用通用公式 Z = delta V（电源噪声）/I，可以从晶体管电流消耗 I 估计 Z 参数，该电流假定为常数。这是整个工作频率范围内系统所有三个级别的上限。

Z 将根据 R、C、L 和工作频率的各个因素在所有三个级别上变化。在任何给定的谐振频率下，上限将由 R 和 L 决定，而下限由 C 决定。每个级别的 RLC 值将取决于该级别的接地平面、使用和大容量或去耦电容器、引脚、走线等的尺寸。

使用 PDN 方法，三个硬件级别之间 EMI 源的共性变得非常明显。这些普遍问题的一些示例及其补救措施包括：

直流电源和信号遵循阻力最小的路径；AC 遵循阻抗最小的路径。

具有不连续性的电流返回路径是 EMI 的常见来源。尽管也使用由薄或高介电常数电介质组成的绝缘材料，但经常使用去耦帽进行管理。

耦合既可以是电容性的，也可以是电感性的，并且随着频率的升高而恶化。使用尽可能短的走线到接地参考是必要的。

封装和 PCB 中的接地层可屏蔽信号层的串扰并阻止来自 EMI 的噪声。然而，这两个级别都面临接地层和电源层之间频率相关谐振的风险，几乎肯定需要去耦。

封装中的硅通孔 (TSV) 和模具通孔 (TMV) 已成为所有三个级别串扰的潜在来源。适当的间距、信号过孔之间的分散接地过孔、差分信号和到接地参考的最短距离都可以缓解这个问题。这个问题的修复是针对芯片设计的——特别是对于 2.5/3D IC——并且这个问题受到了很多关注。

大量使用去耦电容会影响所有三个级别的布局规划、布局和设计选择，并对成本产生相关的负面影响。然而，电感寄生引起的电流变化将取决于芯片级的电流消耗，并且可以从片上稳压器中引出更多的电流——这是非常不受欢迎的事件，因为片上稳压器是寄生电容的来源。去耦帽在这里起着至关重要的作用，因为它是“可充电电池”，可以平衡电流。因此，使用解耦帽是不可避免的现实。

我们可以从上述信息中清楚地看出，成功的芯片、封装和 PCB 设计之间越来越多的相互依赖。

从芯片到封装再到 PCB

芯片供应商前段时间发现，为芯片构建演示板比开发成熟的系统实现要简单得多。然而，在SoC时代，半导体厂商开始意识到自己的领域正在与封装和PCB快速融合。正如我们现在可以很清楚地看到的那样，这种融合是由将具有非凡复杂性和功能性的数字和模拟 IP 集成到硅片中的需要驱动的。换句话说：为了在硅片中正确集成系统 IP，芯片开发商实际上必须成为系统开发商。

这已成为芯片设计团队扩展技能的要求，以便在完整的建模、设计、仿真和验证周期中在芯片、封装和电路板级别进行共同开发。EDA 供应商正试图通过提供新工具和流程以将其纳入芯片开发工具链来响应这一新兴需求。到目前为止，这些产品中还没有明确的赢家，但该领域的发展速度非常明显。图 2说明了一种非常全面的芯片/封装/PCB 协同设计方法，包括前端和后端。

图 2该图突出了全面的芯片、封装和 PCB 协同设计方法。资料来源：P2F 半

上述流程的一个重要补充是在连续的抽象层中合并每个级别的原型设计，从高抽象——黑盒建模——到中等抽象——试验布局和更完整的芯片块的粗略布局和布线与物理结合。封装和 PCB 的原型设计，最后在逻辑设计完成时达到低或零抽象级别。在这里，SoC 设计固化，物理设计和集成问题占主导地位。通过从一开始就动态参与所有三个级别之间的协同设计，可以在最终流片之前通过规划和优化周期解决 IP 集成问题，并且可以避免诸如进度延误和迭代返工之类的困难。

无论任何给定 EDA 工具或流程的有效性如何，在这一点上非常清楚的是，设计芯片并集成其数字和模拟 IP，然后优化所选封装中的芯片放置并进而优化放置已不再足够多层 PCB 上的器件，具有连续完成且相对隔离的连续阶段。独立参与每个级别将确保显着的成本超支、进度延迟和浪费在重新设计上的工作周期。

只有当芯片设计团队考虑到 SoC 的“垂直”维度，并在设计、仿真和验证流程中包括详细的封装和 PCB 参数，处理这三者时，半导体数字和模拟 IP 的集成才能及时、高效并完全成功。级别为一个系统。SoC 开发不再仅仅是基于硅的学科。为了正确体现充满数字、模拟、射频和混合信号 IP 模块的 SoC 的功能丰富性，从现在开始，芯片设计团队将被要求进一步侵占系统制造商的工程领域，超越逻辑层面和也进入物理。

Kedar Patankar 是 P2F Semi 的首席技术官 (CTO)，是半导体行业的资深人士，在设计、开发和客户关系方面拥有 23 年的经验。