7nm制程进展 相比14nm制程提升40%效能

格罗方德在近日公布7纳米制程相关的资讯，格罗方德表示预计较14纳米制程可能提升40%效能或将功耗降低 55%。并将提供两款不同版本的 7 纳米制程。

根据科技媒体《ZDNet》的报导，在日前的 2017 年国际电子元件会议（IDEM 2017）上，晶圆代工大厂格罗方德（GlobalFoundries）公布了有关其 7 纳米制程的详细资讯。与当今用于 AMD 处理器，IBM Power 服务器芯片，以及其他产品的 14 纳米制程产品相比，7 纳米制程在密度、性能与效率方面都有显著提升。另外，格罗方德还表示，7 纳米制程将采用当前光刻技术。不过，该公司也计划尽快启用下一代 EUV 光刻技术以降低生产成本。

报导中指出，格罗方德最新一代的 3D 或 FinFET 电晶体，在 7 纳米制程下具有 30 纳米的鳍间距（导电通道之间的间距）、56 纳米的栅极间距、以及 40 纳米的最小金属间距。此外，7 纳米制程可生产的最小高密度 SRAM 单元尺寸为 0.0269 平方微米。以上公布的这些间距尺寸，相较 14 纳米制程来说已经有了大幅度的进步。对此，格罗方德方面表示，其调整了鳍片形状与轮廓以获取最佳性能。不过，格罗方德却拒绝提供有关该翅片宽度与高度的测量资料。

而根据格罗方德所公布的这些尺寸，不仅类似于台积电的 7 纳米制程，与英特尔宣称跟其他晶圆代工厂 7 纳米制程同等级的 10 纳米制程来说也大致相同。至于，另一家晶圆代工大厂三星，则将于 2018 年初在国际固态电路研讨会（ISSCC 2018）上公布其直接采用 EUV 技术的 7 纳米制程的详细资讯。

据了解，格罗方德将提供两款不同版本的 7 纳米制程。其中，用于移动处理器的高密度标准单元配有两个鳍片，高度仅为 240 纳米。换言之，即是该款芯片在 SoC 级别上较 14 纳米的芯片面积减少了 0.36 倍。另一款则被设计用于高性能服务器的芯片使用上（例如 IBM Power），不仅配有 4 个鳍片，以及较大的触点与导线，还能够以更高的效率执行。

总而言之，格罗方德方面预计 7 纳米制程能够达成 2.8 倍的电晶体密度提升，并提高 40% 的性能表现，亦或者是在同等性能条件下将功耗降低 55%。另外在高性能版本上，还能够额外提供 10% 的性能提升。尽管这些资料令人印象深刻，不过这些资料均来自于 7 纳米制程与目前技术来源来自三星的 14 纳米制程的比较。

另外，格罗方德也宣布透过两个阶段将 EUV 光刻技术导入现有的制程中。第一阶段，该公司会将 EUV 应用于触体与通孔，借此去除制造过程中至少 10 个光刻步骤，确保客户无需重新设计其芯片即可降低芯片制造成本;在第二阶段，该公司会达成 EUV 在几个关键过程中的应用，只是这种做法可能需要重新设计芯片。不过，最终却会获得额外的功率、性能与尺寸上的优势。

报导中进一步表示，格罗方德的 7 纳米制程将在 2018 年中期进行试生产，2019 年在纽约马尔他工厂进行量产。对此，格罗方德表示，该公司有多种产品现在仍处于投入生产前的最后一个主要设计步骤，而且计划在 2018 年推出。另外，7 纳米制程也是其格罗方德 FX-7 ASIC 产品的基础，目前许多格罗方德的许多客户正在使用 FX-7 ASIC 设计，封装有高频宽存储器的专用高性能芯片，来用于处理机器学习的工作上。

至于，对需求更低功耗应用的客户，格罗方德也推出了一套基于 FD-SOI（在绝缘材料上采用全耗尽型绝缘上覆硅）的替代方案。尽管 FD-SOI 需要采用不同类型的晶圆基片，因而导致其物料成本稍微偏高，但也因此能够简化设计与制程步骤，使得整体成本仍存在一定的竞争力。更为重要的是，FD-SOI 能够以更低的功耗提供类似高端 FinFET 的性能，使其更适用于诸如物联网之类的应用，或中低端手机的处理器等。

格罗方德技术长 Gary Patton 在接受媒体联访时表示，格罗方德将转型成为一家全方位服务型代工厂商，其中，对 IBM Microelectronics 的成功收购，为该公司在 3D FinFET 领域带来了大量知识产权与专业技术，使得格罗方德有能力自主研发其 7 纳米制程，以及领先的无线 RF（射频）业务。

Gary Patton 强调，目前格罗方得的美国纽约马尔他晶圆厂正在大量生产 14 纳米芯片，此外，格罗方德公司还营运了另外 4 座晶圆厂，而在中国成都的第 6 座晶圆厂将于 2018 年投入生产。目前除了 AMD 与 IBM 为主要客户之外，其他在多个应用领域都有一定的成绩，包括在人工智能、汽车电子、5G 通讯与物联网等项目。