FPGA硬件电路设计 - 多路接口与E1协议转换器设计

　　FPGA主要根据时隙的分配设置，在时钟系统的管理控制下，完成E1的编解帧功能。功能框图如图6所示。

　　CPU根据设置向时隙分配寄存器写入相应的数据。在发送数据时，E1编解帧模块根据时隙分配设置，从相应的FIFO读取数据，写入该时隙。对于没有使用的空时隙，按照空时隙处理办法填入无效数据。发送时钟为FPGA外接的2.048 MHz时钟。由于XRT82D20为数据差分输入，因此将编解帧模块输出的数据TPOS进行反向得到TNEG，平衡输出。TCLK为发送时钟。

　　在接收时，XRT82D20数据差分输入RPOS，RNEG，将两个信号相减得到输入数据信号，RCLK为时钟输入。在输入时钟的控制下，E1编解帧模块将数据解帧。同时，根据时隙分配设置，将各个时隙的数据送入不同的接口FIFO。

　　3 软件主程序流程图

　　MPC875主要完成接口芯片初始化设置、时隙分配设置输入、状态显示等功能。

　　上电以后，CPU进行初始化设置。延迟1 ms进行内存地址分配：每个自定义寄存器及I/O均分配一个内存地址，CPU操作时读写相应地址即可;接着进行LTC1546/LTC1544模式选择，将三组接口分别配置为V.35，RS 449，RS 232;然后查询时隙分配设置输入，如果已经输入时隙分配设置，则读取时隙设置数据，否则，等待时隙设置输入;协议转换器初始化设置完毕，每隔100 ms进行一次线路运行状态告警显示。

　　4 协议转换器测试

　　4.1 测试平台搭建

　　测试平台由JDSU ANT-5 SDH接入测试仪，协议转换器，示意图如图8所示。JDSU ANT-5手持型SDH/PDH传输分析仪，内置所有必要的接口：从T1Bantam、E1平衡与E1非平衡，到STM-16/OC48光接口;测试速率从1.544 Mb/s～2.5 Gb/s;大屏幕、简单图形化界面、中文菜单，易于使用。

　　首先进行时隙分配设置，将1到15时隙分配给V.35接口，17到30时隙分配给RS 449接口，31时隙分配给RS 232接口。由JDSU ANT-5 SDH接入测试仪发出的2 MHz信号，进入协议转换器，然后分别将V.35，RS 449，RS 232接口环回，再将输出的E1信号接入测试仪，在测试仪中测试环回信号的各种特性。

　　4.2 测试结果

　　依照上述测试平台进行协议转换器功能测试，测试结果显示，误码率为0，说明协议转换器功能正常。JDSU ANT-5 SDH接入测试仪测试截图如图9所示。其中BER为误码率。

　　5 结语

　　本文提出了一种多路接口与E1的协议转换设计方法，并具体介绍了时隙分配及调度、空时隙处理等技术难点。通过实现V.35，RS449，RS 232三路接口与E1的协议转换，证明该方案是可行的。另外，本设计具有良好的扩展性，可以方便的根据具体应用添加或去除接口，也可以在本设计的基础上进行二次开发，完成更多的功能。