Fin以及其他选择 - 下一代晶体管王牌：何种技术领跑22nm时代？

　　Fin以及其他选择

　　这也可能为芯片设计带来一些问题。Fin的宽度将是最小的制程尺寸。为了形成这些fin，双重图案（double-patterning）光刻技术或许会成为必要方法之一。但双重图案将会施加“非常严格的设计规则，”Schuegraf说。英特尔元件研究总监Mike Mayberry则表示：“大多数的设计规则是光刻为主。一旦你能在22nm进行表征，一部份规则是具体针对三栅极结构的。”

　　FinFET也将改变电路设计。其中最明显的一点，是你无法改变fin的宽度或高度以增加驱动电流。“每个fin都是一个驱动电流的量级，”Mayberry说。fin的高度取决于抛光步骤，因此它是不变的。但fin的宽度则相当不灵活。

　　Dixit表示，这不仅是由于光刻技术的限制，主要是因为一旦你将fin拉大，阈值电压便会开始滚降。若想扩大fin以获得更多的驱动电流，你很可能一不小心就改变阈值电压。顺道一提，这也意味着在最小几何图形上的任何线宽变异，就像是任何在fin形成期间的多晶硅深度变化，都可能在晶体管级转化为阈值变化。

　　为了获得更大电流，你得将更多fin平行放置。当然，只能藉由固定增量来改变驱动电流将对电路设计者带来新的局限，特别是在客制化模拟设计领域。但英特尔并不担心这一点。“我们已经建构了广泛用于开关和放大器应用的三栅极电路蓝本，我们相信，需要修改的电路设计不会太多，”Mayberry说。但其他人就没那么乐观了。“针对更大电流，你必须平行放置这些fin，”IMEC业务开发执行副总裁Ludo Deferm说。“但这需要晶体管之间的互连，而且，在高频应用中，互连阻抗将成为影响电路性能的因素。”

　　另一种完全耗尽方法

　　完全耗尽型SOI（FDSOI）的支持者认为，他们完全可以提供finFET的V-I特征。或许，更关键的重点在于阈值电压控制。由于FDSOI的沟道是未掺杂的，因此不会有因沟道掺杂而引阈值变异的问题──这是在平面和fin元件中因掺杂原子进入沟道所引发的主要问题。此外，在制程中提供多个阈值电压也是一大问题。平面和fet会因为掺杂程度变化而改变阈值电压。不过，Leti实验室主管Olivier Faynot指出，FDSOI可透过超薄埋入氧化层对沟道底部施加偏置电压，来动态地控制阈值电压。

　　但FDSOI仍然面临挑战。首先，FDSOI晶圆比传统晶圆更加昂贵。不过，稍早前晶圆供应商Soitec引用分析公司IC Knowledge的报告，指出由于可在FDSOI晶圆上大幅简化提供多阈值电压的处理程序，因此在22/20nm节点时，FDSOI的晶圆成本不会比平面或FinFET制程来得高。

　　其次是风险性。Soitec公司是唯一的FDSOI晶圆供货来源，要建构这种晶圆，需要该公司的氧化沉积、晶圆切割和原子级精密度的抛光步骤。第三是这个业界的惯性。许多资深的决策者并不会考虑SOI。不过，这个产业仍有许多公司不断推动该技术的发展。包括透过Globalfoundries持续与该技术接轨的AMD、IBM以及ST等，都致力于在22nm节点实现FDSOI技术。事实上，Globalfoundries过去并未积极对其客户推动其SOI技术，但很可能将FDSOI作为对抗来自英特尔和台积电的王牌。

　　不过，该领域最近也加入新的角逐者。新创业者SuVolta最近公布一项技术，使用沉积制程在传统块状平面MOSFET沟道下建构埋入式接面。将这个接面反向偏置即可建构出一个沟道下的耗尽区，能有效地模仿FDSOI的埋入氧化层，薄化沟道的活动区域，直到栅极几乎耗尽。

　　SuVolta的技术相当有趣，但尚未广为人知。不过，该公司的技术可能会成为一些较小型晶圆厂的选择。以富士通为例，这家公司并未挹注资金在FinFET的技术竞赛中，而且也不打算为FDSOI晶圆支付额外的初始成本。

　　因此，目前在下一代晶体管的竞争中，可看到台积电正致力于提供20nm平面制程。不过，台积电可能很快进行调整，在推出16nm制程前针对行动应用提供FinFET选项。英特尔仍持续专注在其FinFET上。IBM和Globalfoundries以及ST可能会在22nm使用FDSOI。富士通可能持续与SuVolta共同发展其技术。而其他业者的下一步，则将取决于其客户需求。如果说28nm有带来什么启示，那就是新制程不一定都会运作得很顺畅。