EDA技术探索之源漏穿通解析

2022年，集成电路半导体行业最热的头条是“EDA被全面封锁”。如何突破EDA封锁，成为行业发展的关键词，也是群体焦虑。在全球市场，有人比喻EDA是“芯片之母”，如果没有了芯片，工业发展和社会进步将处处受制，EDA的重要性也上升到了战略性高度。尽管国际封锁形势严峻，但睿智的中国科技人擅于把危机化为机会，从《加快自动研发应用，让工业软件不再卡脖子》，到《破解科技卡脖子要打好三张牌》，即一要打好“基础牌”，提升基础创新能力；二要打好“应用牌”，加强对高精尖国货的应用；三是要打好“人才牌”，让人才留得住、用得上、有发展……，各种政策、举措和实际行动，处处彰显了我们中国科技的发展韧性。

我们EDA探索频道，今天迎来了第8期的精彩内容——源漏穿通，下面就跟着小编一起来开启今天的探索之旅吧~

在谈到Universal Curve时，我们提到对于MOS器件性能的追求，简而言之就是更大的Ion和更小的Ioff，换句话讲就是“开源节流”。为了实现更小的Ioff，就要尽可能地堵住漏电通路，我们之前已经谈过了DIBL和GIDL，今天要讲的Source Drain Punch Through是另一个重要的漏电通道。

鲁迅先生告诉我们，在PN结交界的地方会存在空间电荷区，或者叫耗尽区。耗尽区宽度会随着PN结反偏电压的增大而扩展。一般而言，耗尽区的宽度从几十纳米到微米不等，取决于掺杂浓度等因素。对于长沟道器件，沟道长度在几微米甚至更大，那么源漏区的耗尽区各自安好，但是随着沟道长度变短，两边的耗尽区会越来越近，甚至会靠在一起。这个时候便是所谓的源漏的耗尽区穿通，英文名曰Punch Through，由于这种穿通发生在沟道区之外的Bulk区，所以也可以叫Bulk Punch Through。

Punch through示意图。引自Dragica Vasileska et al. “Tutorial for PADRE-Based Simulation Modules (PN Junction Lab, MOSCap Lab, BJT Lab, MOSFET Lab, MESFET Lab)”

以NMOS为例在源漏穿通发生之后，对于载流子而言存在一个N-D-N的通道。源极的部分电子进入耗尽区后，有一定可能被电场直接扫进漏极，进而被漏极收集，从而实现电流从源极到漏极的导通。这个电流被称为耗尽区限制的电流，其值大约呈以下关系：

其中A是punch through区域的面积，L是沟道长度。

下图是不同沟道长度器件（1.5微米、3微米、7微米）在不同Vd下的亚阈值电流行为。此处便是DIBL与Punch through的联合演出。在7微米器件下，几乎看不到短沟道效应，即在不同Vd下的曲线几乎重合。而到3微米器件中，已经有明显的短沟道效应，在大的Vd下，Swing已经开始恶化。而1.5微米的器件，此时已经发生了严重的短沟道效应，转移特性曲线在亚阈值区已经几乎变成一条直线，这意味着已经无法关断，完全丧失了功能。

0.23微米器件的亚阈值特性。引自S.M.Sze“Semiconductor Devices Physics and Technology”

编辑：黄飞