晶体管问题会影响模拟电路性能？ - 深入探究20 nm技术的发展前景和挑战

　　可能有些令人吃惊的是，晶体管问题也影响了模拟电路性能。例如，FPGA供应商Altera宣布，其28 nm工艺代芯片至芯片收发器最大速率从28 Gbps增加到20 nm FPGA的40 Gbps。这种增长的部分原因当然是来自更高的晶体管ft，以及杂散干扰的减小。Altera工程师说，而主要原因是更快、更复杂的数字均衡电路。此外，在很多其他应用中，与20 nm相比，设计人员能够使用更多的晶体管，通过数字化来增强模拟信号通路的性能。

　　

　　图3.总共10个主要处理器，这一Cavium芯片基站设计表明了并行发展趋势。

　　增加晶体管也能够降低功耗，但这听起来可能有些相互矛盾。一个例子是，设计人员在20 nm继续采用了复杂的功耗管理策略。使用精细的状态机和控制电路，设计人员的时钟选通和电源选通策略的粒度更精细。当无法改变进入寄存器的数据时，常用的方法是减小周期时钟。当整个子系统空闲时，电源选通一般只用在模块级，而现在对于粒度越来越精细的结构，随着周期的缩短，更多的采用了电源选通。更精细的粒度增加了晶体管开销，但是，只要能够降低功耗，很多设计人员还是会做出这种选择。

　　更明显的例子是ARM的big.LITTLE体系结构。除了主Cortex-A15，这一方法增加了第二个完整的CPU——Cortex-A7。当一个任务需要高性能时，系统启动A15。当系统要处理的任务对性能要求不高时，它关断A15，在功耗较低的A7上运行不关键的任务。结果是，大幅度降低了功耗，而且没有牺牲最大性能。