新思实体验证方案获联电28奈米制程采用

新思科技（Synopsys）日前宣布，晶圆代工大厂联华电子（UMC，联电）才用新思科技 IC Validator 实体验证（physical verification）解决方案，于其28奈米制程节点之微影（lithography）热点（hot-spot）检核。IC Validator模型比对（pattern matching）可快速侦测出受限于製造技术的布局（layout），大幅加速最后的设计签核（design signoff）步骤。

而针对In-Design实体验证， IC Validator 可结合IC Compiler解决方案，如此能让从事布局绕线的工程师在设计后期避免突如其来的变动，并减少手动修正的情况，进而加速投片（tapeout）时程。透过自动修復微影的违例（lithography violations），IC Validator模型比对技术可延展In-Design的流程，进而实现设计周转（turnaround）时间的最佳化。

要在28奈米制程达成微影印刷适性（printability）可能会对实体设计带来极大的限制，包括繁杂的设计规则检查（design rule checks ，DRC）以及运算密集的细部制程模型检查（process model checking）等。IC Validator透过创新的模型比对技术简化该作业，并藉由直觉式2D多型态样式分析强化传统DRC。模型比对能达成晶圆準度和极速效能（ultra-fast performance），可大幅加快微影热点的侦测，并加速投片时程。

如果结合IC Compiler解决方案，IC Validator模型比对技术可扩大In-Design实体验证的效益，减少后期不确定因子的发生率并降低手动修正的情况。有了模型比对技术，设计人员可直接在实作环境中透过按钮进行微影热点的筛检。快速模型比对分析利用了整个In-Design架构，包括直觉式的错误回报、GDS合併、错误分类等。

在绕线过程中，一旦侦测到违例状况（violations）便会自行启动修復机制，如此可省下繁复且易出错的手动修正步骤。具备模型比对的In-Design实体验证，让设计人员能够提早实现并维持完备的设计，如此可提升最后布局的品质，并减少进度上的风险（schedule risk）。