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verilog中if与case语句不完整产生锁存器的原因分析

大小：0.3 MB 人气： 2017-09-16 需要积分：0

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标签：Verilog(108873)锁存器(40691)Case(13239)IF(26700)
　　在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else，case后要加上default语句，以防止锁存器的发生，下载内容中就谈到了其中原因。


非常好我支持^.^

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