DDR4伪漏极开路驱动器及对接收器的功耗和Vref电平而言的意义

本文最初于 DesignCon 大会上发表并获得了最佳论文奖提名，其中研究了DDR4 的伪漏极开路驱动器，以及其使用对接收器的功耗和 Vref 电平而言的意义。

DDR4 是 JEDEC DRAM 部件系列的下一阶段，旨在满足市场对更高速度和更低功耗的需求。这些因素构成了 DDR4 的新特性以及设计 DDR4 系统时需要予以考虑的新要求。

相比以前的 DDR 技术，新的 DDR4 标准除了数据速率更快以外，还包含其他变化，而这些变化将会对电路板设计工程师产生影响。DDR4 中的新因素，例如不对称端接方案、数据总线反转和利用眼图模板验证信号等，都需要通过仿真验证设计的新方法。

本文研究了 DDR4 伪漏极开路 (POD) 驱动器对数据总线信号传输的影响，并介绍了动态计算 DRAM 内部 VrefDQ 电平以进行数据眼图分析的方法论，生成和验证数据眼图的方法论，以及将写入均衡和校准整合到仿真中的方法。此外，通过将电源完整性效应纳入信号完整性分析来评估同步开关噪声 (SSN)，对于电路板设计和时序收敛也很重要，本文将借助示例加以阐述。本文还将描述一个采用 IBIS 5.0 功耗分析模型的系统设计示例，其中包括比较了 IBIS 结果与晶体管级模型以研究仿真精度。风，毫无预兆地席卷整片旷野，撩动人的思绪万千。