DDR-SDRAM，高速，源同步接口带来了设计挑战

传统接口将互连速度限制在250 MHz以下，印制板互连长度大约为5 in。设计人员越来越多地转向源同步互连这证明了在5米或更大距离处的传输速率为10亿转换/秒。

存在几个源同步技术的例子。它们的实现会影响设计复杂性和整体性能在内存子系统中，主要的例子包括双数据速率（DDR）SRAM，DDR同步DRAM（SDRAM），同步图形RAM和Direct Rambus DRAM。

对于网络和I/O，示例包括可扩展的相干接口（SCI），Silicon GraphicsCrayLink和高性能并行接口（HIPPI）-6400-PH。

以下案例研究回顾了实际的源同步链路技术涉及互连的信号完整性和所需的接口逻辑。该案例研究还比较了ASIC和线路实现级别的同步和源同步互连之间的设计权衡。

源同步接口

使用源同步接口，从发送器到接收器的数据和时钟传输，以及接收器接口使用时钟锁存伴随数据。与传统的同步接口相比，源同步接口具有许多优势。芯片之间的飞行时间和系统级时钟偏差限制了标准同步接口芯片之间的总线时钟频率。同时，IC封装的可实现引脚数量并未随着时间的推移而显着增加。

源同步接口消除了IC之间互连的飞行时间限制，并且不需要受控的时钟偏差。源同步接口的另一个优点是显着增加了I/O频率。随着每个I/O驱动器的带宽增加，每个接口的引脚数量更好地匹配可用IC封装技术的功能。 I/O驱动器频率可达到核心逻辑频率的5到10倍。

但是，源同步接口会带来新的设计分析挑战。接口延迟不一定是可预测的;如果您的设计需要可预测的延迟，整体接口延迟会增加。 I/O速度的提高需要更强大的IC封装电气性能。由于I/O频率可能远高于核心逻辑的I/O频率，因此I/O接口逻辑复杂性必须增加以处理倍频。数据位到位时序偏差和“眼图”定义了整个链路操作频率，而您之前可能忽略了这些影响。

实现接口

DDR接口在时钟的两个边沿或“选通”传输数据。这些类型的接口提供了一种直接的方法来增加各种存储器子系统的带宽，例如2级和3级高速缓存，主存储器和帧缓冲存储器，并构建在上一代单数据速率接口的基础之上。然而，权衡取舍通常是一个更复杂的接口代理RAM端口，由于数据接收的异步性质，延迟预测变得更加困难。

当前的标准DDR SDRAM包括地址/控制接口和数据接口。读数和的数据传输在DQS（数据I/O）双向选通的两个边沿上写入。地址和控制信号以数据频率的一半发送，并仅在发送时钟的上升沿锁存。一些设计问题使该界面的分析变得复杂。任何时序偏差或不确定性，例如CLK和DQS上的脉冲宽度失真和抖动，都会导致SDRAM输入和存储器代理IC的同步触发器出现数据和地址时序问题。 DQS的双向和随机性质进一步恶化了其抖动分量。相反，CLK信号是单向的并且具有恒定的频率。

对于该接口，数据和DQS同步和同相退出SDRAM。您必须延迟DQS以在同步触发器处创建数据建立和保持时间。可能的延迟技术包括在接口代理内使用数字延迟锁定环（DLL）或PLL或使用印刷电路板蚀刻延迟线。所有这些技术都有效，但没有一个是灵活的;一旦实施了这些技术，它们就会将接口锁定在工作频率范围内。此外，对于需要多个SDRAM的设计，DLL或PLL可能是板空间禁止的。每个SDRAM在接口代理IC上都需要两个DLL或PLL。

DDR SDRAM的目标数据速率为250 Mbps或更高，转换为超过125 MHz的时钟频率。在这些速度下，端接不良或未端接的线路表现出信号完整性效应，增加了稳定时间。接近调谐谐振或时钟频率的四分之一和半波长的线是导致端接不良线路的稳定时间抖动的关键因素。对于125-MHz DDR SDRAM，250-Mbps数据线的FR4带状线蚀刻中的调谐谐振长度分别为5.71和11.43英寸，不考虑封装延迟。在这些长度上，驱动器和接收器反射叠加在下一个数据位的上升沿和下降沿，改变测量的上升沿和下降沿建立时间。

另一个建立时间抖动的例子是一个不稳定到V OH （输出高电压）或V OL 的信号在下一次转换发生之前（输出低电压）。这些影响是眼图，或“符号间干扰”（图6a）。随着线路长度和拓扑变得更加复杂，网络终端对于限制抖动及其影响至关重要。什么是“眼睛”？例如，200MHz数据总线的最大数据切换速率为每5纳秒1位。看一下接收器输入端的时域电压，你可以看到上升沿和下降沿有高点和低点。

现在，取10个nsec的时域片段，然后取出那些5纳秒的分区，并将它们堆成一副卡片。边缘交叉，端部是直流高压和低压。在上升沿和下降沿之间以及最高的低和最低高度之间不存在信号迹线的区域是眼睛。如果放置时钟边沿使其在中间上升，则可以锁定已建立的数据，假设时钟前的上升/下降沿满足设置时间并且后续边沿满足保持时间。端接线增加了眼图尺寸，从而增加了设置和保持时间，使您的界面更可靠地运行并使您能够提高其速度。

DDR-SDRAM设计分析

接口设计分析包括信号质量，接口时序和接口同步。信号线拓扑结构，印刷电路板布线和结构以及IC封装电寄生效应都会影响信号质量。使用伪随机码型序列，您可以表征给定信号拓扑的过冲，眼图抖动和眼图闭合。

您可以通过检查工作频率目标来确定适当的线路终端。 DDR-SDRAM接口不适用于并行数据总线终端，因为它是双向的。串联端接，理想情况是在驱动器内，以消除印刷电路板上的单独无源元件，是一种更合适的方案。但是，串联输出电阻的容差限制了驱动器内串联端接的有效性。典型工艺限制为±22％，比分立电阻的工艺变化具有更宽的容差。随着未来I/O缓冲器的运行速度增加到500 Mbps以上，串联电阻器容差将成为眼图抖动和闭合的有力定义。

三个主要路径需要分析接口，这些路径中的每一个进一步分为三个部分。每个定时路径包含发送器，互连和接收器定时组件。发送器定时包括发送IC内的定时抖动和偏移的所有可能组件，这些组件将从接收IC内的同步锁存器中的设置或保持中减去。互连定时包括信号走线的所有抖动和偏移分量，接收器定时包括接收IC本身内的这些相同元件。

时序分析的目标是使用所有最坏情况效果的总和来实现非负建立和保持边距。如果强大的系统级错误检测和纠正允许偶尔的位错误，您可以采用统计时序分析。对于DDR-SDRAM时序，请注意数据写入，数据读取和地址信号路径。由于这些信号的双边沿锁存和高速特性，稳健的数据定时通常是最难实现的。良好的驱动器设计和适当的信号拓扑通常可以解决具有挑战性的多负载地址总线时序问题。

以下设计实例中的存储器控制器ASIC的发送器时序参数来自TriCN Associates所做的设计Nvidia（www.nvidia.com），修改为保护带结果。 DDR-SDRAM数据来自多个DRAM供应商的规格和Spice模型;表2，表3和表4报告了最坏情况的结果。互连时序参数是使用多个SDRAM供应商和一个存储器控制器ASIC作为基准的所有时序路径的最坏情况分析的结果。

结果合并为最坏情况的时序分析通过ASIC和SDRAM驱动接口来建立和保持数据。使用更快的SDRAM可以提高接口的时序余量，但是这一分析表明，任何SDRAM供应商都可以提供满足工作频率目标的DDR接口。表2，表3和表4中的所有建立和保持时序数据来自提取的印刷电路板布局，然后使用3西格玛误差范围在Spice中进行仿真。

数据写入时序

写时序包括接口代理输出驱动时序，互连时序和DDR-SDRAM输入 - 接收时序。接口代理必须最小化数据位（DQ）和选通之间的整体偏移和抖动。偏移分量来自触发器，边界扫描分量和输出驱动器中的CLK到数据和t PD 延迟（传播延迟）差异。抖动可能来自PLL或振荡器，也可能来自核心和输出切换事件导致的电源交流波动。

互连定时组件源于印刷电路板和封装中数据线之间的走线长度和介电常数差异。如果使用延迟线推出选通脉冲，则由于在所有制造公差范围内的介电常数变化，会发生选通中心错误。互连定时误差的最后一个组成部分是数据和选通脉冲上的眼图抖动。此错误源于端接或未端接线路上随机模式序列的信号完整性变化。

数据读取时序

读取时序分为接口代理接收时序，互连时序和DDR-SDRAM输出驱动时序。 DDR-SDRAM数据输出驱动器相对于数据选通偏斜，您应该使用DRAM供应商提供的更准确的数字替换此示例中的典型输出偏移。互连定时组件的原因和分辨率与数据写入时序相同。

接口代理必须最小化DQ和接收块中选通之间的整体偏移和抖动。偏移分量来自边界扫描分量，输入接收器和选通路由偏斜中的t PD 差异。锁存触发器的建立和保持时间直接影响时序预算，您也应该最小化它们。

地址时序

地址时序与数据写时序一样，包括接口代理输出驱动时序，互连时序和DDR-SDRAM输入 - 接收时序。接收器时序来自DDR-SDRAM供应商。此示例对数据相对于CLK设置了2000-psec-setup-和1000-psec-保持时间要求。

在三个sigma条件下分析的所有路径用于硅工艺，印刷电路板工艺，电压，本案例研究中的温度表明，您可以实现DDR-SDRAM接口，所有时序路径的性能余量不低于7％。随着DDR-SDRAM供应商改进输入和输出时序规范，该分析表明这些接口的性能将快速接近500 Mbps带宽。