工程师喜欢尽可能早地在设计过程中做出设计决策

早期的好决策有助于定义设计参数并消除不正确的设计路径。十年前，Synopsys等公司的商业逻辑综合工具专注于门级的数字芯片分析和设计规划。门级的分析足以使设计复杂度达到50,000到100,000个门。不幸的是，片上系统(SOC)复杂性进入数千万门，使得门级设计规划不足。

在合成之前，在RTL进行设计决策是可取的。但是，如果没有作为门级设计描述的一部分的结构信息，则很难估计设计参数，例如片上时序延迟，功耗和芯片尺寸。尽管存在这种困难，但您确实可以使用一些EDA工具来帮助您进行合成设计决策。

在RTL和门级设计是非常不同的。 RTL设计描述包括基于时钟周期的逻辑运算以及隐含的设计架构。逻辑综合工具采用RTL描述并将设计转换为门级描述。综合保留了体系结构，并尝试在门级描述中满足用户定义的约束，例如区域和时序。 RTL设计与技术无关;它不包含过程信息或有关您将用于实现设计的设计库的信息。逻辑综合使用单元库信息创建门级描述。逻辑综合使用目标库及其隐式目标过程信息来确定哪些库元素可用于设计并合成满足设计约束的电路。尽管逻辑综合工具使设计生产率达到了数量级的改进 - 直接导致SOC设计可行性 - 当今典型的基于逻辑综合的芯片设计存在固有问题，这是由于在不同设计阶段使用的时序模型

图2显示了典型的基于综合的设计流程。当您调用综合工具时，它没有设计的物理实现的概念。然而，为了满足时序约束，综合工具使用统计线负载模型用于目标细胞库。该模型使用寄生互连和负载相关延迟的估计值，这些延迟是基于使用该技术的先前设计的平均值。虽然统计线负载模型可能已经足够大多数设计大于0.5微米，深亚微米工艺在0.35微米和更小，这些模型是不准确的。在使用布局布线工具物理实现设计之后，生成的逻辑可能具有非常不同的时序特性，从而导致浪费硅或无法满足时序要求的设计。前一个问题浪费金钱;后者肯定意味着重新设计，再合成和另一个地方和路线运行。合成和布局布线迭代在花费的时间和财务成本方面都是昂贵的，无论是真钱还是“失去机会时间”。

在合成之前或之后使用的布局规划工具可以创建更好的线材合成工具的加载模型。这些“自定义线缆负载模型”基于布局规划师创建的布局数据。由于它们是特定于设计的，因此定制线负载模型比统计模型更精确，但仍然不如从实际放置和布线芯片获得的反标注寄生数据那么准确。 RTL执行估计工具需要具有某种类型的布局规划能力，以便能够以任何合理的精度预测电气性能。

在RTL，您有设计行为的描述。只有在逻辑综合之后才能得到结构信息。真正的拓扑数据仅在物理实现后出现。设计的约束包括速度，功耗，信号完整性效应和可靠性，取决于过程，单元库的数量以及设计布局和布线。这些参数的RTL估计是一项艰巨的任务。如果您可以在RTL上规划您的设计，那么您可以完成许多工作。您可以进行“假设”分析，以确定哪种设计架构最符合芯片的电气规格。此外，RTL估计可帮助您确定要用于设计的单元库。您可以向逻辑综合工具提供信息，这有助于实现时序收敛并最小化综合和布局布线迭代。最后，您可以估算特定工艺技术的芯片尺寸，以及速度和功耗估算，帮助您确定使用哪种芯片封装并指示芯片成本。许多芯片设计公司的目标是拥有合适的方法和设计工具，以允许这些公司在RTL“签署”设计。 RTL签核将表明设计人员不必进行后续RTL更改以满足芯片规格的合理信心。

RTL设计规划

您可以使用一些EDA工具在RTL上进行某种程度的设计规划。通常，这些工具分为两类 - 使用“快速合成”步骤估算物理布局的工具和不使用的工具。这些工具的一些示例显示了每个工具如何进行RTL电参数和尺寸估计。

使用快速逻辑综合阶段的工具包括Synopsys的Chip Architect和Avant!的Planet-RTL以及最近介绍了木星。您可以在设计期间的许多地方使用Chip Architect，然后再生成RTL代码，RTL和门级。黑盒规划使用硬核，物理定义的块以及RTL块区域和时序的设计者估计。该工具使用硬核和软核信息以及一些粗略的全局布线来帮助您对最终芯片进行布局规划并估算芯片性能。在RTL，Chip Architect处理您尚未进行功能验证的RTL代码。该工具执行快速合成以生成门级表示。根据Synopsys的说法，这种综合速度是该公司设计编译器逻辑综合工具完成的合成速度的5到10倍，其结果与Design Compiler的20%相关。在快速合成步骤之后，Chip Architect改进了您在黑盒计划期间所做的平面布局，并更新了对芯片尺寸，时序和功耗的估计。使用该工具的门级规划使用已经通过定制线负载模型进行完整逻辑综合的块，该模型在每个RTL块中生成最终单元放置。 Chip Architect将完成的门级块与硬核一起获取，合成时钟树，并输出最终的布局图。

与Chip Architect类似，Planet-RTL允许您进行架构探索，RTL设计分区和性能评估。 Planet-RTL与Chip Architect一样，也可以使用完整和不完整的逻辑块，并具有内置的快速综合功能，可提供初步的芯片布局规划。从平面布局图中，该工具提供定制的线负载模型和综合脚本，用于后续的完整逻辑综合。取代Planet-RTL，Avant!最新的RTL设计规划工具Jupiter结合了Planet-RTL和用于RTL质量评估的Avant!工具Nova-ExploreRTL的功能。 使用Jupiter，您首先要检查代码的语言一致性，综合兼容性以及是否符合正确的设计实践。然后，该工具进行快速合成，再次比正常合成快10倍，以获得各种芯片模块的初步平面布局图，物理芯片引脚分配，全局布线和时序预算。 Chip Architect和Jupiter的快速综合和初步布局图功能可帮助您估算芯片的物理，时序和功耗特性，而无需花费全芯片逻辑综合运行所需的时间。

In RTL设计规划师的非合成阵营是Tera Systems的TeraForm。该工具查看RTL块并以TeraGates的形式推断块的结构，这是叶子单元的超集，它们是复杂逻辑功能的构建块。每个TeraGate代表了实现特定逻辑功能的优化方式。使用互连的TeraGates代替快速合成步骤，TeraForm完成许多与Chip Architect和Jupiter-floorplanning相同的设计任务，区域和时序预算和估算，用于综合的定制线负载模型，全局布线和引脚级优化。

您还可以使用IC Wizard，Aristo的“平面布局合成”工具来估算RTL处的芯片电气参数。该工具优化了物理芯片平面规划。与Chip Architect一样，您可以在各种设计阶段使用IC向导 - 架构，RTL，门级和物理 - 用于块级物理规划。在每个阶段，该工具都会生成多个布局规划备选方案，其中包含用户定义的时序，面积和功率限制。在每种替代方案中，该工具都可以优化物理参数，例如块大小，形状，位置和引脚分配。在继续设计时，布局为区域和性能评估提供了越来越准确的信息。在RTL阶段，IC向导可帮助确定满足设计约束的最佳块级布局。该布局还为逻辑综合工具提供了块边界时序信息，与仅使用统计线负载模型的综合相比，它提供了更好的结果。

一种类型的RTL设计规划工具已经看到了一些成功是功率估算工具。虽然一些芯片供应商拥有专有的RTL功耗估算工具，但Sente和最近的TransEDA两家公司已经推出了商业RTL功耗估算和优化工具，不包括逻辑综合步骤。

Sente的Watt Watcher，于1996年中期首次发布，而Peak Watcher则在RTL和门级工作。 Watt Watcher估计整个芯片和单个芯片模块的静态和动态功率。该工具通过推断结构来进行估算 - 换句话说，假设您需要实现特定逻辑功能所需的门级逻辑。根据Sente的说法，使用推断的结构和目标库信息，Watt Watcher的功率估计值在硅测量功率的20%以内。虽然您可以在概率模式或模拟中使用该工具，但大多数Sente客户在更精确的模拟模式下使用Watt Watcher。 Peak Watcher将功率估算和分析扩展到逐个周期的峰值功率使用。 Sente表示，Peak Watcher的精确度在硅的30%到35%之间。最新的Sente RTL工具Watt Smith可让您优化芯片以获得最低功耗。使用名为“WattBots”的子程序，Watt Smith识别出可以降低功耗的电路部分，计算这些部分可以节省多少功率，并建议您可以进行设计更改以获得功率降低。

今年早些时候，功能验证工具供应商TransEDA宣布了自己的RTL功耗估算工具PowerSure。利用RTL仿真期间的实际电路活动作为输入，该工具根据节点电容，时钟频率，电源电压和电路开关数据估算功率。您还可以在同一电路的多次仿真中使用PowerSure，并根据功耗对仿真结果进行排序。当前版本的PowerSure依赖于用户定义的功率模型，以使功率估计与您在实际芯片中看到的相当接近。如果没有这些模型，您可以通过获得块的不同实现之间的相对功耗来充分利用该工具。 PowerSure的下一个版本将在今年晚些时候推出，它将包括某种形式的块结构推理，以更好地模拟功耗。