封装对信号完整性产生的影响概述

直到最近，信号完整性一直受到关注，主要归功于数千兆位串行接口设计。今天，工程师构建高速并行接口（如存储器接口）不再选择忽略，这是设计的一个方面。

随着速度的增加，位周期缩短，减少了可用的时序余量。今天的内存接口运行速度超过每线500Mbps，上升时间为几百皮秒。这为FPGA设计人员带来了严重的信号完整性挑战。

随着接口越来越宽，同时切换输出噪声（SSN）的严重程度也越来越高。 SSN增加了系统抖动，影响了时序裕度并影响了系统性能。在最坏的情况下，SSN可以越过逻辑阈值，导致系统完全失灵。

良好的封装设计对于FPGA中的良好噪声性能至关重要。本文介绍了封装设计注意事项，重点关注信号完整性及其对系统性能的影响。

包的作用

从历史上看，短信号路径没有改变信号特征，因为速度仍然很低。今天，随着数百皮秒的上升时间（即使比特周期为几纳秒），信号的频率分量也会达到GHz，导致甚至非常短的信号路径（如封装走线）影响信号。

对于每条信号线，都有一条相关的返回电流返回路径。对于单端信号，这些返回路径通常是GND或VCC参考平面。为了保持50欧姆线，返回应该非常靠近信号。

虽然PCB走线不太重要，但设计人员必须密切关注过孔。对于大型FPGA，突破区域＆＃151;封装球与PCB之间的区域＆＃151;由于它包含密集的信号通孔，因此非常关键。

SSN通常被视为“接地反弹”并且可能由两种不同的现象引起：

封装和PCB通过场串扰。由于通过场串扰引起的噪声是环路电感的函数，它是接地/电源参考引脚位置与信号引脚接近的函数。远离参考引脚的信号引脚更容易受到噪声的影响。

当区域中的多个I/O同时切换时，此问题会加剧。因此，在封装中正确分配接地/电源和信号引脚是至关重要的。换言之，良好的引脚架构。

由于封装电感较高而导致电源完整性受损。维持FPGA的干净电源对于保持可接受的信号完整性至关重要。随着最新FPGA中VCC值降至1.2v，噪声容限降低。

此外，电源轨中的任何噪声都会转换为输出抖动，同时缩小可用的时序余量。由于噪声取决于封装电感和同时切换I/O（L.di/dt）的数量，因此最佳信号需要良好的低电感封装。

解决SSN挑战

解决SSN挑战的一个方案是采用SparseChevron Pinout架构的Xilinx Virtex-4 FPGA封装。最值得注意的是，该封装能够在比LVDS等差分接口更容易受噪声影响的高速单端接口上实现更好的噪声性能。