新型垂直纳米环栅晶体管，或是2nm及以下工艺的备选

目前全球最先进的半导体工艺已经进入 7nm，下一步还要进入 5nm、3nm 节点，制造难度越来越大，其中晶体管结构的限制至关重要，未来的工艺需要新型晶体管。来自中科院的消息称，中国科学家研发了一种新型垂直纳米环栅晶体管，它被视为 2nm 及以下工艺的主要技术候选，意义重大。

从 Intel 首发 22nm FinFET 工艺之后，全球主要的半导体厂商在 22/16/14nm 节点开始启用 FinFET 鳍式晶体管，一直用到现在的 7nm，未来 5nm、4nm 等节点也会使用 FinFET 晶体管，但 3nm 及之后的节点就要变了，三星在去年率先宣布 3nm 节点改用 GAA 环绕栅极晶体管。

根据官方所说，基于全新的 GAA 晶体管结构，三星通过使用纳米片设备制造出了 MBCFET（Multi-Bridge-Channel FET，多桥-通道场效应管），该技术可以显著增强晶体管性能，主要取代 FinFET 晶体管技术。

此外，MBCFET 技术还能兼容现有的 FinFET 制造工艺的技术及设备，从而加速工艺开发及生产。

前不久三星还公布了 3nm 工艺的具体指标，与现在的 7nm 工艺相比，3nm 工艺可将核心面积减少 45%，功耗降低 50%，性能提升 35%。

从上面的信息也可以看出 GAA 环绕栅极晶体管的重要意义，而中科院微电子所先导中心朱慧珑研究员及其课题组日前突破的也是这一领域，官方表示他们从 2016 年起针对相关基础器件和关键工艺开展了系统研究，提出并实现了世界上首个具有自对准栅极的叠层垂直纳米环栅晶体管（Vertical Sandwich Gate-All-Around FETs 或 VSAFETs），获得多项中、美发明专利授权。

这一研究成果近日发表在国际微电子器件领域的顶级期刊《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2019.2954537）。

左上：STEM 顶视图，用原子层选择性刻蚀锗硅的方法制作的直径为 10 纳米的纳米线（左）和厚度为 23 纳米的纳米片（右）

右上：具有自对准高k金属栅的叠层垂直纳米环栅晶体管(VSAFETs)的 TEM 截面图（左）及 HKMG 局部放大图（右）

下： pVSAFETs 器件的结构和I-V 特性：器件结构示意图（左），转移特性曲线（中）和输出特性曲线（右）

据介绍，朱慧珑课题组系统地研发了一种原子层选择性刻蚀锗硅的方法，结合多层外延生长技术将此方法用于锗硅/硅超晶格叠层的选择性刻蚀，从而精确地控制纳米晶体管沟道尺寸和有效栅长；首次研发出了垂直纳米环栅晶体管的自对准高k金属栅后栅工艺；其集成工艺与主流先进 CMOS 制程兼容。课题组最终制造出了栅长 60 纳米，纳米片厚度 20 纳米的p型 VSAFET。原型器件的 SS、DIBL 和电流开关比（Ion/Ioff）分别为 86mV/dec、40mV 和 1.8x105。