0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

FPGA时序约束基本理论之时序路径和时序模型

汽车玩家 来源:科学计算technomania 作者:猫叔 2020-01-27 10:37 次阅读

时序路径

典型的时序路径有4类,如下图所示,这4类路径可分为片间路径(标记①和标记③)和片内路径(标记②和标记④)。

FPGA时序约束基本理论之时序路径和时序模型

对于所有的时序路径,我们都要明确其起点和终点,这4类时序路径的起点和终点分别如下表。

FPGA时序约束基本理论之时序路径和时序模型

这4类路径中,我们最为关心是②的同步时序路径,也就是FPGA内部的时序逻辑。

时序模型

典型的时序模型如下图所示,一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径,也可以表示为触发器+组合逻辑+触发器的模型。

FPGA时序约束基本理论之时序路径和时序模型

该时序模型的要求为(公式1)

Tclk ≥ Tco + Tlogic + Trouting + Tsetup - Tskew

其中,Tco为发端寄存器时钟到输出时间;Tlogic为组合逻辑延迟;Trouting为两级寄存器之间的布线延迟;Tsetup为收端寄存器建立时间;Tskew为两级寄存器的时钟歪斜,其值等于时钟同边沿到达两个寄存器时钟端口的时间差;Tclk为系统所能达到的最小时钟周期。

这里我们多说一下这个Tskew,skew分为两种,positive skew和negative skew,其中positive skew见下图,这相当于增加了后一级寄存器的触发时间。

FPGA时序约束基本理论之时序路径和时序模型

但对于negative skew,则相当于减少了后一级寄存器的触发时间,如下图所示。

FPGA时序约束基本理论之时序路径和时序模型

当系统稳定后,都会是positive skew的状态,但即便是positive skew,综合工具在计算时序时,也不会把多出来的Tskew算进去。

用下面这个图来表示时序关系就更加容易理解了。为什么要减去Tskew,下面这个图也更加直观。

FPGA时序约束基本理论之时序路径和时序模型

发送端寄存器产生的数据,数据经过Tco、Tlogic、Trouting后到达接收端,同时还要给接收端留出Tsetup的时间。而时钟延迟了Tskew的时间,因此有:(公式2)

Tdata\_path + Tsetup < = Tskew + Tclk

对于同步设计Tskew可忽略(认为其值为0),因为FPGA中的时钟树会尽量保证到每个寄存器的延迟相同。

公式中提到了建立时间,那保持时间在什么地方体现呢?

保持时间比较难理解,它的意思是reg1的输出不能太快到达reg2,这是为了防止采到的新数据太快而冲掉了原来的数据。保持时间约束的是同一个时钟边沿,而不是对下一个时钟边沿的约束。

FPGA时序约束基本理论之时序路径和时序模型

reg2在边沿2时刻刚刚捕获reg1在边沿1时刻发出的数据,若reg1在边沿2时刻发出的数据过快到达reg2,则会冲掉前面的数据。因此保持时间约束的是同一个边沿。

FPGA时序约束基本理论之时序路径和时序模型

在时钟沿到达之后,数据要保持Thold的时间,因此,要满足:(公式3)

Tdata\_path = Tco + Tlogic + Trouting ≥ Tskew + Thold

这两个公式是FPGA的面试和笔试中经常问到的问题,因为这种问题能反映出应聘者对时序的理解。

在公式1中,Tco跟Tsu一样,也取决于芯片工艺,因此,一旦芯片型号选定就只能通过Tlogic和Trouting来改善Tclk。其中,Tlogic和代码风格有很大关系,Trouting和布局布线的策略有很大关系。

关于时序约束的基本理论就讲这么多,下篇讲具体的约束。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1625

    文章

    21648

    浏览量

    601478
  • 时序
    +关注

    关注

    5

    文章

    385

    浏览量

    37257
收藏 人收藏

    评论

    相关推荐

    FPGA案例之时序路径时序模型解析

    表。 这4类路径中,我们最为关心是②的同步时序路径,也就是FPGA内部的时序逻辑。 时序
    的头像 发表于 11-17 16:41 3068次阅读
    <b class='flag-5'>FPGA</b>案例<b class='flag-5'>之时序</b><b class='flag-5'>路径</b>与<b class='flag-5'>时序</b><b class='flag-5'>模型</b>解析

    FPGA的IO口时序约束分析

      在高速系统中FPGA时序约束不止包括内部时钟约束,还应包括完整的IO时序约束
    发表于 09-27 09:56 1714次阅读

    FPGA时序约束之伪路径和多周期路径

    前面几篇FPGA时序约束进阶篇,介绍了常用主时钟约束、衍生时钟约束、时钟分组约束的设置,接下来介
    发表于 06-12 17:33 1723次阅读

    详解时序路径的相关概念

    reg2reg路径约束的对象是源寄存器(时序路径的起点)和目的寄存器(时序路径的终点)都在
    的头像 发表于 06-26 14:28 954次阅读
    详解<b class='flag-5'>时序</b><b class='flag-5'>路径</b>的相关概念

    FPGA时序约束之时序路径时序模型

    时序路径作为时序约束时序分析的物理连接关系,可分为片间路径和片内
    发表于 08-14 17:50 773次阅读
    <b class='flag-5'>FPGA</b><b class='flag-5'>时序</b><b class='flag-5'>约束</b><b class='flag-5'>之时序</b><b class='flag-5'>路径</b>和<b class='flag-5'>时序</b><b class='flag-5'>模型</b>

    FPGA I/O口时序约束讲解

    前面讲解了时序约束理论知识FPGA时序约束理论篇,
    发表于 08-14 18:22 1535次阅读
    <b class='flag-5'>FPGA</b> I/O口<b class='flag-5'>时序</b><b class='flag-5'>约束</b>讲解

    FPGA时序约束--基础理论

    和时钟偏差组成的。 二、时序路径 时序路径是指从FPGA输入到输出的所有逻辑路径组成的
    发表于 11-15 17:41

    时序约束时序分析 ppt教程

    时序约束时序分析 ppt教程 本章概要:时序约束时序分析基础常用
    发表于 05-17 16:08 0次下载

    FPGA时序约束方法

    FPGA时序约束方法很好地资料,两大主流的时序约束都讲了!
    发表于 12-14 14:21 19次下载

    基于时序路径FPGA时序分析技术研究

    基于时序路径FPGA时序分析技术研究_周珊
    发表于 01-03 17:41 2次下载

    FPGA中的时序约束设计

    一个好的FPGA设计一定是包含两个层面:良好的代码风格和合理的约束时序约束作为FPGA设计中不可或缺的一部分,已发挥着越来越重要的作用。毋
    发表于 11-17 07:54 2538次阅读
    <b class='flag-5'>FPGA</b>中的<b class='flag-5'>时序</b><b class='flag-5'>约束</b>设计

    正点原子FPGA静态时序分析与时序约束教程

    时序分析结果,并根据设计者的修复使设计完全满足时序约束的要求。本章包括以下几个部分: 1.1 静态时序分析简介 1.2 FPGA 设计流程
    发表于 11-11 08:00 62次下载
    正点原子<b class='flag-5'>FPGA</b>静态<b class='flag-5'>时序</b>分析与<b class='flag-5'>时序</b><b class='flag-5'>约束</b>教程

    FPGA设计之时序约束四大步骤

    本文章探讨一下FPGA时序约束步骤,本文章内容,来源于配置的明德扬时序约束专题课视频。
    发表于 03-16 09:17 3546次阅读
    <b class='flag-5'>FPGA</b>设计<b class='flag-5'>之时序</b><b class='flag-5'>约束</b>四大步骤

    FPGA设计之时序约束

    上一篇《FPGA时序约束分享01_约束四大步骤》一文中,介绍了时序约束的四大步骤。
    发表于 03-18 10:29 1634次阅读
    <b class='flag-5'>FPGA</b>设计<b class='flag-5'>之时序</b><b class='flag-5'>约束</b>

    FPGA时序约束理论之时序路径时序模型

    典型的时序路径有4类,如下图所示,这4类路径可分为片间路径(标记①和标记③)和片内路径(标记②和标记④)。
    发表于 06-26 10:30 636次阅读
    <b class='flag-5'>FPGA</b><b class='flag-5'>时序</b><b class='flag-5'>约束</b><b class='flag-5'>理论</b>篇<b class='flag-5'>之时序</b><b class='flag-5'>路径</b>与<b class='flag-5'>时序</b><b class='flag-5'>模型</b>