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set_max_delay被覆盖的解决办法

FPGA技术驿站 来源:EDA365电子论坛通信数码 作者:EDA365电子论坛通信 2020-09-07 10:53 次阅读

约束的优先级

XDC描述的时序约束是有优先级的,尤其是涉及到时序例外的约束,如set_clock_groups、set_false_path、set_max_delay和set_multicycle_path。如果这些约束施加到同一条路径上,那么其优先级如下图所示。

对于同类型的约束,遵循的原则则是越具体的优先级越高。如下图所示,都是set_max_delay约束,且都使用了-from和-to,显然第一条约束比第二条约束更具体,因此,第一条约束优先级高于第二条约束,第二条约束将被部分覆盖。这里部分覆盖的含义是凡是从clk1到clk2的路径,都遵守最大延迟为12ns的要求,但如果设计中存在从clk1到clk3的路径,则仍然按15ns进行约束。

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原文标题:如何使set_max_delay不被覆盖

文章出处:【微信号:Lauren_FPGA,微信公众号:FPGA技术驿站】欢迎添加关注!文章转载请注明出处。

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