0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Xilinx DDR控制器MIG IP核的例化及仿真

454398 来源:FPGA干货架 作者:romme 2020-11-26 15:02 次阅读

DDR对于做项目来说,是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真

FPGA芯片:XC7K325T(KC705)

开发工具:Vivado 2014.4

1、IP Catalog中搜索MIG,点击相应IP进入如下配置界面。

(1)DDR控制器的个数,根据你的实际需求而定,需要几个控制器,你心里应该清楚吧。

(2)MIG IP核的用户侧接口,选择AXI4。基本上,Xilinx的IP都提供了AXI标准接口,所以,控制Xilinx的IP,要先学会AXI协议。


2、点击Next,进入下一配置页面,这里选择是否兼容其他相同封装的芯片,看实际需求,一般默认,直接Next。


3、选择控制器类型,是DDR3还是DDR2,你自己的芯片是DDR几就选几。


4、下面的配置很重要。

(1)400MHz是DDR芯片实际跑的时钟频率,这个要看硬件设计是多少了。时钟周期范围1112ns~3300ns。

(2)4:1是DDR时钟频率:MIG控制器用户侧的用户时钟频率。若DDR时钟频率是400MHz,则用户时钟频率为100MHz。

(3)Components指的是DDR3的型号是元件类,而不是像笔记本那种的插条类(SODIMMs)。

(4)DDR的型号。

(5)DDR的位宽。

(6)DDR控制器会调度命令的顺序,当选择strict时,严格按照命令先后顺序执行;选择normal时,为了得到更高的效率,可能对命令重排序。为了操作简单,我们选择strict。


5、下面是AXI相关参数的配置,也很重要。

(1)AXI接口的数据位宽。

(2)MIG控制器的仲裁机制,读优先或者写优先。

(3)Narrow Burst支持,disable。

(4)AXI接口的地址位宽。

(5)AXI读写通道的ID宽度。ID用来标识是写响应和写数据的一致性。


6、配置同样重要。

(1)输入系统参考时钟频率。

(2)Burst读写类型为顺序读写,不选交叉读写。

(3)DDR和AXI总线之间的地址映射。涉及到DDR的操作效率。


7、配置不当,将直接导致无法生成IP。

(1)系统时钟,可以选差分、单端、No Buffer,根据实际情况选。

(2)参考时钟,可以和系统时钟共用,选择No Buffer。

(3)系统复位极性,根据实际情况选。


8、内部终端电阻配置,看硬件设计是多少了。


9、引脚约束。如果当前仅仅是仿真,可以先选择NewDesign。如果要跑工程,则选择Pixed Pin Out导入约束文件即可。之后一路Next,即可生成MIG IP核。


10、仿真

每次涉及到仿真官方提供的IP时,都要诟病一下Altera做的多难用,Xilinx做的多人性化。Xilinx针对IP的仿真,只需要在生成IP后,点击个Open Example Design即可,而脑残的Altera非要给你整得特别复杂,非得你运行个tcl脚本(这还算简单的呢),才能启动仿真,不能和Xilinx学学吗?

对于K7的MIG IP核,启动仿真后,初始化完成大约在106us左右,要耐心等待啊,初始化完成是第一步,初始化完成了,才能有后续,不然的话,老老实实先让初始化拉高再说吧。

编辑:hfy


声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1629

    文章

    21735

    浏览量

    603139
  • DDR
    DDR
    +关注

    关注

    11

    文章

    712

    浏览量

    65326
  • Xilinx
    +关注

    关注

    71

    文章

    2167

    浏览量

    121353
  • MIG
    MIG
    +关注

    关注

    0

    文章

    12

    浏览量

    10979
收藏 人收藏

    评论

    相关推荐

    mig生成的DDRIP的问题

    请教各位大神,小弟刚学FPGA,现在在用spartan-3E的板子,想用上面的DDR SDRAM进行简单的读写,用MIG生成DDR之后出现了很多引脚,看了一些资料也不是很清楚,不知道
    发表于 06-20 20:43

    xilinx MIG DDR2使用问题

    DDR2 MIG的使用时,想把DDR2封装成一个FIFO使用,但是有些问题不是太明白。在MIG的User Interface接口中,提供给控制器
    发表于 03-29 18:41

    说FPGA连载41:DDR控制器集成与读写测试之DDR2 IP接口描述

    `说FPGA连载41:DDR控制器集成与读写测试之DDR2 IP接口描述特权同学,版权所有配
    发表于 10-27 16:36

    MIG IP管脚分配问题

    求助大神!!!FPGA对于DDR3读写,FPGA是virtex6系列配置MIG IP 时,需要管脚分配1.原理图上dm是直接接地,管脚分配那里该怎么办2.系统时钟之类的管脚分配,是需
    发表于 03-16 18:45

    使用user design文件夹下的.v文件,如果编写顶层读写控制程序对mig-39-2.v进行,如何操作才能使用sim_tb_top.v仿真文件?

    本帖最后由 一只耳朵怪 于 2018-6-22 17:45 编辑 最近在学习DDR3的使用,用的是xilinxmig-39-2 IP
    发表于 06-22 17:14

    基于FPGA的DDR3 SDRAM控制器的设计与优化

    是基于Xilinx MIG IP设计的。用户首先需要在MIG IP核配置页面对
    发表于 08-02 09:34

    Xilinx ISE中的DDR控制器是否有任何IP实现

    你好任何人都可以指导我,Xilinx ISE中的DDR控制器是否有任何IP实现。如果没有如何实现DDR
    发表于 02-27 12:13

    如何在ML505板上移植DDR2控制器

    你好使用Xilinx的任何一个端口MIG DDR2 SDRAM控制器都是我遇到了问题我有vhdl顶级系统,其中我实例
    发表于 08-19 10:47

    Xilinx:K7 DDR3 IP核配置教程

    MIG IP控制器Xilinx为用户提供的一个用于DDR控制
    发表于 12-19 14:36

    可以使用mig生成ddr控制器吗?

    我可以使用mig生成ddr控制器(xc6vlx130t)吗?mig向导只支持ddr2和ddr3!
    发表于 06-12 07:32

    如何调试Zynq UltraScale+ MPSoC VCU DDR控制器

    Xilinx DDR 控制器。  DDR PHY 与电路板调试:  Zynq UltraScale+ MPSoC VCU DDR
    发表于 01-07 16:02

    XILINX MIG(DDR3) IP的AXI接口与APP接口的区别以及优缺点对比

    XILINX MIG(DDR3) IP的AXI接口与APP接口的区别以及优缺点对比
    发表于 11-24 21:47

    如何根据Xilinx官方提供的技术参数来实现对IP的读写控制

    Xilinx 官方提供的技术参数来实现对 IP 的写控制。写命令和写数据总线介绍DDR3 SDRAM
    发表于 02-08 07:08

    Xilinx DDR2 IP 控制器设计方案介绍与实现

    DDR2控制器IP进行了模块的划分,分析了每个模块的功能。强调了用户接口功能的完善,并介绍了IP
    发表于 11-22 07:20 5252次阅读
    <b class='flag-5'>Xilinx</b> <b class='flag-5'>DDR</b>2 <b class='flag-5'>IP</b> <b class='flag-5'>核</b><b class='flag-5'>控制器</b>设计方案介绍与实现

    DDR3 SDRAM的IP调取流程

    学完SDRAM控制器后,可以感受到SDRAM的控制器的书写是十分麻烦的,因此在xilinx一些FPGA芯片内已经集成了相应的IP
    发表于 11-10 10:28 5141次阅读
    <b class='flag-5'>DDR</b>3 SDRAM的<b class='flag-5'>IP</b><b class='flag-5'>核</b>调取流程