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基于Digilent的Arty Artix-35T FPGA开发板的DDR3读写控制

电子设计 来源:FPGA开源工作室 作者:FPGA开源工作室 2020-12-15 16:45 次阅读

将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制,旨在让大家更快的学习和应用DDR3。

本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

软件使用Vivado 2018.1。

参考工程:ddr3_test。

第五篇:mig读写时序下板实现

1顶层文件和约束文件

ddr3_test.v

参见参考工程:ddr3_test。

ddr3.xdc

1. set_property PACKAGE_PIN E3 [get_ports clk]

2. set_property IOSTANDARD LVCMOS33 [get_ports clk]

3. set_property PACKAGE_PIN D9 [get_ports reset]

4. set_property PACKAGE_PIN E1 [get_ports init_calib_complete]

5. set_property IOSTANDARD LVCMOS33 [get_ports init_calib_complete]

6. set_property IOSTANDARD LVCMOS33 [get_ports reset]

2 下板实现读写时序

1>①完成综合和实现

pIYBAF9uEieAIrp1AAViErRYsfQ950.png

2>下载bit文件和debug文件。

pIYBAF9uEi2AZQc7AAYUKHUxaAM100.png

3>下载完成,查看波形。


pIYBAF9uEjeACWcEAAT3eiBQ_C0230.png

4>将app_wdf_data数据格式改为Unsigned Decimal。

pIYBAF9uEj2AEF0vAAVALKHmVFA645.png

5>查看写时序。

o4YBAF9uEkOAcmgvAAWiaV7G-80079.png


o4YBAF9uEkeAXgZ5AATOX99VEUc718.png

6>查看读时序。

pIYBAF9uEkyALeHtAASqvJJhyBc481.png


o4YBAF9uElCAKKe0AATsbTmGwJU921.png

基于xilinx mig ip对ddr3读写验证完成。

编辑:hfy


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