0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

基于Digilent的Arty Artix-35T FPGA开发板的DDR3读写控制

电子设计 来源:FPGA开源工作室 作者:FPGA开源工作室 2020-12-15 16:45 次阅读

将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制,旨在让大家更快的学习和应用DDR3。

本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

软件使用Vivado 2018.1。

参考工程:ddr3_test。

第五篇:mig读写时序下板实现

1顶层文件和约束文件

ddr3_test.v

参见参考工程:ddr3_test。

ddr3.xdc

1. set_property PACKAGE_PIN E3 [get_ports clk]

2. set_property IOSTANDARD LVCMOS33 [get_ports clk]

3. set_property PACKAGE_PIN D9 [get_ports reset]

4. set_property PACKAGE_PIN E1 [get_ports init_calib_complete]

5. set_property IOSTANDARD LVCMOS33 [get_ports init_calib_complete]

6. set_property IOSTANDARD LVCMOS33 [get_ports reset]

2 下板实现读写时序

1>①完成综合和实现

pIYBAF9uEieAIrp1AAViErRYsfQ950.png

2>下载bit文件和debug文件。

pIYBAF9uEi2AZQc7AAYUKHUxaAM100.png

3>下载完成,查看波形。


pIYBAF9uEjeACWcEAAT3eiBQ_C0230.png

4>将app_wdf_data数据格式改为Unsigned Decimal。

pIYBAF9uEj2AEF0vAAVALKHmVFA645.png

5>查看写时序。

o4YBAF9uEkOAcmgvAAWiaV7G-80079.png


o4YBAF9uEkeAXgZ5AATOX99VEUc718.png

6>查看读时序。

pIYBAF9uEkyALeHtAASqvJJhyBc481.png


o4YBAF9uElCAKKe0AATsbTmGwJU921.png

基于xilinx mig ip对ddr3读写验证完成。

编辑:hfy


声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • FPGA
    +关注

    关注

    1624

    文章

    21597

    浏览量

    601009
  • DDR3
    +关注

    关注

    2

    文章

    274

    浏览量

    42149
收藏 人收藏

    评论

    相关推荐

    盘古50 pro开发板

    盘古50Pro开发板(紫光同创PG2L50H)采用核心+底板的结构,核心FPGA+2颗DDR3+Flash+电源及复位构成,承担
    发表于 10-28 17:38

    基于FPGADDR3多端口读写存储管理设计

    今天给大侠带来《基于FPGADDR3多端口读写存储管理设计》,话不多说,上货。 摘要 为了解决视频图形显示系统中多个端口访问DDR3时出现的数据存储冲突问题,设计了一种基于
    发表于 06-26 18:13

    国产FPGA核心!米尔紫光同创Logos-2和Xilinx Artix-7核心

    的应用需求。 MYC-J2L100H核心 基于Xilinx Artix-7 XC7A100T核心基于Xilinx Artix-7™ 2
    发表于 05-31 17:40

    FPGA核心 Xilinx Artix-7系列XC7A100T开发平台,米尔FPGA工业开发板

    MYC-J7A100T核心开发板Xilinx Artix-7系列XC7A100T开发平台,
    发表于 05-31 15:12 8次下载

    XC7K410T-FFG900外设之DDR3硬件设计方案分享

    在数据速率带宽约束方面,DDR3运行速度受限于其与K7-410T FPGA互联的I/O Bank 管脚以及FPGA器件的速度等级。
    的头像 发表于 04-12 10:03 2242次阅读
    XC7K410<b class='flag-5'>T</b>-FFG900外设之<b class='flag-5'>DDR3</b>硬件设计方案分享

    精选推荐!紫光盘古系列FPGA开发板信息汇总

    紫光盘古系列:盘古50K开发板 盘古50K开发板(MES50HP)采用了核心+扩展板的结构,核心与扩展板之间使用高速
    发表于 04-11 11:57

    全套DDRDDR2、DDR3DDR3L、LPDDR3DDR4 电源解决方案同步降压控制器数据表

    电子发烧友网站提供《全套DDRDDR2、DDR3DDR3L、LPDDR3DDR4 电源
    发表于 04-09 09:51 7次下载
    全套<b class='flag-5'>DDR</b>、<b class='flag-5'>DDR</b>2、<b class='flag-5'>DDR3</b>、<b class='flag-5'>DDR3</b>L、LPDDR<b class='flag-5'>3</b> 和 <b class='flag-5'>DDR</b>4 电源解决方案同步降压<b class='flag-5'>控制</b>器数据表

    完整DDRDDR2,DDR3 和LPDDR3 存储器电源解决方案同步降压控制器数据表

    电子发烧友网站提供《完整DDRDDR2,DDR3 和LPDDR3 存储器电源解决方案同步降压控制器数据表.pdf》资料免费下载
    发表于 04-09 09:49 0次下载
    完整<b class='flag-5'>DDR</b>,<b class='flag-5'>DDR</b>2,<b class='flag-5'>DDR3</b> 和LPDDR<b class='flag-5'>3</b> 存储器电源解决方案同步降压<b class='flag-5'>控制</b>器数据表

    fpga开发板是什么?fpga开发板有哪些?

    FPGA开发板是一种基于FPGA(现场可编程门阵列)技术的开发平台,它允许工程师通过编程来定义和配置FPGA芯片上的逻辑电路,以实现各种数字
    的头像 发表于 03-14 18:20 1711次阅读

    fpga开发板使用教程

    FPGA开发板的使用教程主要包括以下几个关键步骤。
    的头像 发表于 03-14 15:50 920次阅读

    完整的DDR2、DDR3DDR3L内存电源解决方案同步降压控制器TPS51216数据表

    电子发烧友网站提供《完整的DDR2、DDR3DDR3L内存电源解决方案同步降压控制器TPS51216数据表.pdf》资料免费下载
    发表于 03-13 13:58 0次下载
    完整的<b class='flag-5'>DDR</b>2、<b class='flag-5'>DDR3</b>和<b class='flag-5'>DDR3</b>L内存电源解决方案同步降压<b class='flag-5'>控制</b>器TPS51216数据表

    完整的DDRDDR2和DDR3内存电源解决方案同步降压控制器数据表

    电子发烧友网站提供《完整的DDRDDR2和DDR3内存电源解决方案同步降压控制器数据表.pdf》资料免费下载
    发表于 03-13 10:16 1次下载
    完整的<b class='flag-5'>DDR</b>、<b class='flag-5'>DDR</b>2和<b class='flag-5'>DDR3</b>内存电源解决方案同步降压<b class='flag-5'>控制</b>器数据表

    fpga开发板与linux开发板区别

    FPGA开发板与Linux开发板是两种不同的硬件开发平台,各自具有不同的特点和应用场景。在以下的文章中,我将详细介绍FPGA
    的头像 发表于 02-01 17:09 1984次阅读

    DDR200T开发板FPGA模块和gd32vf103之间是通过什么传输数据的?

    目前想要通过DDR200T开发板做一个基于FPGA的卷积神经网络软硬协同加速器 DDR200T开发板F
    发表于 01-10 06:28

    AXI通道读写DDR的阻塞问题?

    基于vivado2020.1和zcu102开发板(rev1.1)开发项目,工程涉及DDR4(MIG)和PL端多个读写接口交互的问题,通过AXI interconnect进行互联和仲裁(
    的头像 发表于 12-01 09:04 897次阅读
    AXI通道<b class='flag-5'>读写</b><b class='flag-5'>DDR</b>的阻塞问题?