ZU+系列MPSoC的外围接口详细分析-电子发烧友网

本篇主要介绍ZU+系列MPSoC的外围接口，针对每个接口进行概述性介绍，后续会针对个别接口进行详细介绍原理图设计和PCB设计。

ZU+系列MPSoC的外围接口主要包括两部分：PL部分和PS部分。PL内部资源视具体型号而定，PS部分集成两个或四个ARM Cortex-A53 MPCore with CoreSight（具体数量和性能和具体型号有关），以及两个ARM Cortex-R5 with CoreSight。

对外接口主要有以下几种：

PL CONFIG&SYSMON；
PL HP I/O banks；
PL HD I/O banks；
PL GTH/GTY Quads；
PS DDRx；
PS GTR（包括PCIe V2.0, USB3.0, DP1.2a, GbE, SATA V3.1）；
PS Config；
PS I/O(MIO)（PCIe, PMU, CAN 2.0B, I2C, SPI, QSPI, NAND, USB 2.0 ULPI, GEM Ethernet RGMII, SDIO, UART, GPIO, MDIO, SWDT, TTC, TPIU, PJTAG）。

内部硬核都是使用第三方的，具体如下：

1、PL端外围接口

PL端外围接口包括逻辑部分和GTx部分。逻辑部分包括HP和HD两种接口，接口数量根据具体型号和封装不一样；GTx部分包括GTH和GTY两种。

HP和HD的接口特性如下：

GTH和GTY接口的特性如下：

2、PS端外围接口

PS侧的引脚主要分为以下几类：

Power
Clock, reset, and configuration
JTAG interfaces（参考IEEE Std 1149.1）
Multiplexed I/O (MIO)
PS GTR serial channels
DDR I/O

其对外接口主要包括GTR、DDR和MIO接口。除了GTR信号外，所有其他的PS外设均可通过EMIO布线到PL端。

2.1、PS端DDR接口

PS端的DDR接口支持DDR3、DDR3L、LPDDR3、DDR4、and LPDDR4。详细的参数和性能参考ZU+的TRM，详细的硬件设计将在后续的文章中详细讲解。

2.2、PS端MIO接口
Zynq UltraScale+具有78个可配置复用的MIO，这些MIO可用作将PS内的相关外设控制器引出，同时这些控制器均可通过EMIO引出。

由于MIO都是复用IO，在进行硬件设计时需要特别注意他们之间的互相限制关系。特别注意：当使用PCIe时，其EndPoint Mode Reset必须接入到MIO29~31, 33~37之间的任意一个引脚上，不能连接到之外的其他引脚。

2.3、PS端GTR接口
The PS-GTR transceivers provide the only I/O path for the PCIe v2.0, USB3.0, DisplayPort (transmitter only), SGMII, and SATA controllers.

The PCS provides 8B/10B encoding and decoding, elastic buffer, and buffer management logic such as comma detection and byte and word alignment.

The PMA provides one PLL per lane with the ability to share reference clocks, transmitter de-emphasis, receiver continuous time linear equalizer, SSC support, out-of-band signaling, and LFPS/Beacon signaling for USB3.0/PCIe v2.0 designs.

GTR支持以下几种协议：

PCIe v2.0 PHY Protocol