PCIE通信技术：通过AXI-Lite ip配置的VDMA使用
在Xilinx提供的很多ip如VDMA ，OSD，Mixer，TPG等等，在使用前都需要进行配置，配置接口往往是AXI-Lite接口，正常情况下我们一般自己编写配置逻辑或者通过MB/ZYNQ等对IP进行配置，如果在我们使用到XDMA的同时也使用到需要AXI-Lite配置的ip的话，那么有一种新的方法可以对这类型IP进行配置。首先说说XDMA，XDMA是Xilinx封装好的PCIE DMA传输IP，可以很方便的把PCIE总线上的数据传输事务映射到AXI总线上面，实现上位机直接对AXI总线进行读写而对PCIE本身TLP的组包和解包无感。在提供DMA通道的同时，XDMA也提供PCIE到AXI-lite master的映射，即我们可以通过上位机发起PCIE通信事务，通过XDMA之后，转化为AXI-Lite总线的操作，原理上的话两者的本质是一样的，因为无论是PCIE总线还是AXI总线，本质都是对某个地址的数据操作。
在使用该功能时，需要我们在IP中启用该功能，如下图所示。
在启用该功能之后，XDMA IP会出现M_AXI_LITE总线接口，该接口在官方的example design中是接到一个bram，在我们用于需要AXI-Lite配置的IP时，我们可以通过一个AXI Interconnect或者smart connect，然后就可以对不同的IP进行配置，当然不仅限于VDMA。
后续计划把XDMA的使用写成博客，也对之前对XDMA的学习和使用进行一个总结。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
Xilinx
+关注
关注
71文章
2173浏览量
122899 -
PCIe
+关注
关注
15文章
1285浏览量
83729 -
AXI
+关注
关注
1文章
130浏览量
16839 -
vdma
+关注
关注
0文章
6浏览量
2807
发布评论请先 登录
相关推荐
玩转赛灵思Zedboard开发板（5）:基于AXI Lite总线的从设备IP设计
本小节通过使用XPS中的定制IP向导(ipwiz)，为已经存在的ARM PS 系统添加用户自定IP(Custom IP )，了解AXI
发表于 12-23 15:39
•1.2w次阅读
ZYNQ & AXI总线 & PS与PL内部通信(用户自定义IP)
到写数据通道中。当主机发送最后一个数据时，WLAST信号就变为高。当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。 PS与PL内部通信（用户自定义IP）先要自定义一个AXI-Lite
发表于 01-08 15:44
什么会导致VDMA（AXI视频直接存储器访问）的S2MM中的帧计数器中断？
我使用VDMA，AXI互连器和DDR3进行了设计，以实现视频帧缓冲。我遇到了一个问题，即在完成第一帧之后，VDMA卡在第二帧的开头。我通过AXI
发表于 03-14 15:28
有没有一种标准的方式到达PL AXI-Lite总线？
嗨，我将通过测试验证这一点，但我对AXI-Lite外设“寄存器写入”如何出现在AXI-Lite总线上有疑问。AXI标准表明数据和地址可以非常相互独立地出现，从灵活性的角度来看这是很好的
发表于 04-12 13:45
如何设计定制的AXI-lite主IP？
嗨，我开始使用Vivado了。我正在尝试配置从Dram读取数据的自定义IP，处理它们然后将结果发送到Bram控制器。我想过使用AXI主接口制作自定义IP。但是，我不知道将
发表于 05-14 06:41
请问S_AXI端口是否遵循AXI_Lite协议？
嗨，我在Vivado 2016.3模块设计中集成了PCIe DMA BAR0 AXI Lite接口和AXI IIC IP。在DMA
发表于 05-14 09:09
如何使用AXI-PCIe桥接IP与我的逻辑进行通信
嗨，我正在使用AXI-PCIe桥接IP与我的逻辑进行通信。我的poroject要求有128K内存。我不知道如何配置AXI BAR地址来扩展内
发表于 06-19 10:14
一步一步学ZedBoard Zynq(四)：基于AXI Lite 总线的从设备IP设计
本小节通过使用XPS中的定制IP向导(ipwiz)，为已经存在的ARM PS 系统添加用户自定IP(Custom IP )，了解AXI
发表于 02-10 20:37
•5856次阅读
一文详解ZYNQ中的DMA与AXI4总线
在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三种总线，但PS与PL之间的接口却只支持前两种，AXI-Stream只能在PL中实现，不能直接和PS相连，必须
AXI4-Stream Video 协议和AXI_VDMA的IP核介绍
本文主要介绍关于AXI4-Stream Video 协议和AXI_VDMA的IP核相关内容。为后文完成使用带有HDMI接口的显示器构建图像视频显示的测试工程做准备。
AXI VDMA IP 的高级用例
如果 STRIDE 等于 HSIZE，那么 AXI VDMA IP 会在没有任何跳转的情况下读取帧缓存。但是，由于输入大小大于输出大小，我们需要在地址之间跳转以便能够正确地对齐下一行的开头。
自定义AXI-Lite接口的IP及源码分析
在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制
发表于 06-25 16:31
•3686次阅读
AXI传输数据的过程
以AXI4为例，有AXI full/lite/stream之分。 在Xilinx系列FPGA及其有关IP核中，经常见到AXI总线接口，
工商网监
评论