硬件设计是需要考虑的高频输入、输出、时钟速率和数字接口

无论是设计测试和测量设备还是汽车激光雷达模拟前端（AFE），使用现代高速数据转换器的硬件设计人员都面临高频输入、输出、时钟速率和数字接口的严峻挑战。问题可能包括与您的现场可编程门阵列（FPGA）相连、确信您的首个设计通道将起作用或确定在构建系统之前如何对系统进行最佳建模。

本文中将仔细研究这些挑战。

快速的系统开发

开始新的硬件设计之前，工程师经常会在自己的测试台上评估最重要的芯片。一旦获得了运行典型评估板所需的设备，组件评估通常会在理想情况的电源和信号源下进行。TI 大多数情况下会提供车载电源和时钟，以便您可使用最少的测试台设备以及如图 1 所示设置的更实际的电源和信号源来运行电路板。

图 1：典型的 ADC 评估板

验证性能后，可将更完整的评估板的示意图和布局作为那一部分子系统的参考设计部分子。我们的数据采集和模式生成工具支持 CMOS、LVDS 和 JESD204，并附带操作它们所需的软件。为您的高速数据转换器使用评估板用户指南，可在不到 10 分钟的时间内启动并运行大多数评估板。参见图 2。

图 2：TI 的数据采集和模式生成的硬件和软件

随着系统变得越来越复杂，您可能需要评估更广范围的用例。此时你可能会需要一块评估板。如果您的评估需求变得复杂，则可使用 Python、MATLAB、LabVIEW 或 C ++软件通过设备评估板、采集卡解决方案和测试台设备直接与设备通信。我们支持板的一些很好的示例包括用于 LVDS/CMOS 的 TSW1400EVM 以及用于支持 JESD204B 串行器 - 解串器（SerDes）协议设备的 TSW14J56EVM，如图 3 所示。

图 3：TI 的用于 JESD204B 数据采集或模式

生成的 TSW14J56EVM
TI 还支持单台 PC 上的有多评估模块原型的完整系统级模型。例如，通过将 KCU105 或 VCU118 等 Xilinx FPGA 开发套件连接到多个模拟 - 数字转换器（ADC）或数字 - 模拟转换器（DAC），可同时测试发送和接收通道。

FPGA 连通性以及 JESD204B 和 JESD204C
您可能要解决的最大问题之一是如何在 FPGA 中获取数据。尽管 LVDS 和 CMOS 是简易接口，但它们在设备上每个管脚上支持的速度极其有限。随着更新型的高速数据转换器更普遍地支持> 1 GSPS 的输入或输出速率，这些接口要么失去市场，要么使设计变得复杂。

为微电子行业制定开放标准的 JEDEC 创建了 JESD204，通过支持超过 12.5 Gbps 的差分对通道速率来解决此问题。但尽管 JESD204 最大限度地减少了管脚数量，但它通过对并行数据进行编码和串行化或反序列化和解码增加了接口复杂性。

到目前为止，您不得不主要依靠 JESD204 知识产权（IP）块和 FPGA 供应商提供的支持。尽管这些 IP 块可很好地工作，但它们以支持任意配置的任何设备的方式提供。这意味着很难为您的特定用例进行了解和配置。您需要花费大量精力自己设计 IP，或从第三方 IP 提供商那里寻求 IP。但如果出现问题，第三方 IP 将需要在实现方面提供帮助和支持。

TI 自有的 JESD204 快速设计 IP 可针对您的 FPGA 平台、数据转换器和 JESD204 模式进行预配置和优化。我们的 IP 需要更少的 FPGA 资源，同时还可针对每种特定用途进行定制。另一个优点是实现 JESD204 链接仅需数小时或数天，而非数周或数月的时间。

设备模型
随着直接射频（RF）采样和超快 SerDes 与高速数据转换器的结合变得越来越普遍，对 RF 和信号完整性进行建模的能力已成为成功通过首次设计的必要条件。传统上讲，大多数供应商仅为 S 参数模型中的 ADC 提供输入阻抗信息，但 TI 的 ADC12DJ3200、ADC12DJ5200RF 和 ADC12QJ1600-Q1 高频输入器件的目标是高达 8 GHz 的采样频率，现在具有包含阻抗和频率响应信息的 S 参数模型。

使用此新模型，您可模拟预期的设备行为并优化阻抗匹配。TI 的策略是在支持极高的输入和输出频率的设备上提供这些模型，而阻抗匹配和实现所需的频率响应则更具挑战性。

在数据转换器的数字接口侧，输入 / 输出缓冲区信息规范（IBIS）是一种通用模型，可为 CMOS 和 LVDS 管脚提供物理层信息以及 DC 和 AC 类型的行为。对于大多数使用高速 JESD204 SerDes 的新型数据转换器，这些模型已改进为 IBIS- 算法建模接口（AMI），其中包括有助于应用均衡和预加重或后加重的有用信息。IBIS-AMI 提供您所需的建模功能，使您首次即可正确使用电路板，同时实现良好的误码率、信号完整性和稳健的数据链路。图 4 所示为 RF（绿色）和数字接口（蓝色）模型。

图 4：接口建模

结论

无论您使用高速数据转换器进行设计已有一段时间，还是对高速设计还不太熟悉，都不用担心，因为 TI 正设计易于使用的高速数据转换器。我们构建了一个可简化所有工作的完整开发环境，如图 5 所示。

利用可轻松实现 FPGA 集成的现成 IP、精确的 RF 系统模型以及市场上稳健的一组灵活、可扩展和可自动化的评估模块，您可缩短几个月的固件开发时间、减少昂贵的设计周期并加快从概念到原型的高速设计。

图 5：典型的高速模拟 - 数字转换器（ADC）评估环境

编辑：hfy