关于对1nm节点的猜想

从多个厂商和研究机构的成果我们可以看到，接下来的几个高级过程节点的设备路线图似乎相对清晰。FinFET拓扑结构随后将被“gate-all-around”器件取代，通常使用多个堆叠的沟道，然后金属栅完全被“纳米片”围绕。尽管鳍片由于在鳍片的高度和厚度上的遍历而表现出改善的栅极至沟道静电，但堆叠的纳米片却进一步改善了这种静电控制——优化了亚阈值泄漏电流。

提议的对纳米片拓扑的扩展是“forksheet”，如下图所示。

forksheet研发的目标是消除nFET到pFET器件的间距规则（用于公共栅极输入连接），用薄氧化物隔离两组纳米片。晶体管密度获得这种引人注目的增益的代价是——栅极再次在三个侧面上包围了沟道体积–“ FinFET侧面翻转”是forksheet的一个常见的相似之处。

尽管后FinFET节点的大批量制造（HVM）的日期有些不确定，但是可以预料，这些不断发展的纳米片/forksheet拓扑将在2024-25年间出现。

现在，也有很多纳米片的替代品正在进行积极的工艺开发和设备研究。假设“纳米”设备拓扑结构将至少用于两个制程节点，那么，如果有任何新设备想要在2028-30年间达到HVM，则现在需要积极进行研究。

在最近的IEDM会议上，Synopsys展示了他们在此时间范围内针对“ 1nm”节点的领先器件替代产品之一的预测和设计技术协同优化（DTCO）评估结果。本文总结了他们演讲的重点。

“1nm”节点

下图描述了最近几个工艺节点上晶体管密度的直线趋势。（此图是Synopsys与IC Knowledge，Inc.合作的一部分。）

关于此图需要注意的几件事：

X轴上的节点名称表示从14nm节点的简单过渡，每个连续的数据点由0.7X的摩尔定律线性乘数定义

毫无疑问，SemiWiki的频繁阅读者无疑知道，代工厂分配给后续节点的实际术语已经增加了一些“营销投入”。为了便于讨论，如果DTCO流程开发的目标确实要保留在该曲线上，则使用0.7X名称是合适的。

每个节点上的密度数据点代表来自多个晶圆厂的指标

数据点包括用于逻辑和SRAM实现的单独措施

逻辑密度通常与制造技术通常使用的基础库单元实现相关。例如，一个2输入NAND单元的面积使用以下方式反映了该单元中的4个器件：

the contacted poly pitch（CPP）

cell中水平金属走线的数量（用于信号和电源）

cell邻接隔离间隔（“扩散中断”与单元之间的虚设栅极捆绑在一起）

另一个关键单元尺寸是（可扫描的）数据触发器的面积。上面的晶体管密度计算针对每个逻辑数据点使用NAND和FF单元的逻辑混合。

需要特别注意的是，对于1nm节点，在Synopsys投影中使用的设备拓扑结构的假设。积极的研究正在进行中，以在与该节点一致的时间范围内评估几种非硅场效应器件类型，例如2D半导体材料（MoS2）和1D碳纳米管。为了保持在晶体管密度曲线上的目标，Synopsys TCAD团队采用了DTCO工艺定义来实现3D“互补FET”（CFET）。下图说明了CFET的横截面。

CFET技术的一个吸引人的特征是与纳米片拓扑结构的相似性，后者将在1nm节点的时间范围内具有多年的制造经验。CFET方法的新颖之处在于pFET和nFET纳米片的垂直放置。

CFET拓扑利用了典型的CMOS逻辑应用，其中将公共输入信号施加到nFET和pFET器件的栅极。（稍后将讨论具有仅nFET字线传输门的6T SRAM位单元的独特情况。）

上图显示了pFET纳米片如何直接位于nFET纳米片下方。在图中，存在两个nFET纳米片，比pFET窄，这主要是由于需要空间来接触pFET源极和漏极节点，因此nFET的宽度减小了。并联的两个nFET将提供与pFET相当的驱动强度。（CFET中的SRAM位单元设计采用了不同的策略。）还显示了有源栅极上的M0接触（COAG）拓扑结构，扩展了这种最新的工艺增强功能。

CFET器件的处理需要特别注意pFET和nFET的形成。用于pFET源/漏节点的SiGe的外延生长用于在沟道中引入压缩应变，以提高空穴迁移率。然后执行pFET栅极氧化物和金属栅极沉积。随后，nFET源极/漏极节点的外延Si生长，随后的栅极氧化物和金属栅极沉积必须遵守现有pFET器件施加的材料化学约束。

埋入式电源导轨（Power rails）

请注意，对于1nm节点的假设是，本地VDD和GND分布将由“埋入电源轨”（BPR）提供，它们位于基板中的纳米片下方。结果，既需要“浅”（器件）通孔，又需要“深”（BPR）通孔。因此，BPR和过孔的金属成分是关键的工艺优化，以降低寄生接触电阻。（主要）金属必须具有低电阻率，并以极薄的势垒和衬里材料沉积在沟槽中。

说到寄生，下面的（简化）布局图突出了CFET拓扑的独特优势。

CFET器件的三维方向消除了单独的nFET和pFET区域之间的栅极穿越。而且，与FinFET器件布局相比，栅极到源极/漏极局部金属化层的并行运行长度显着减少。（图中显示了经过纳米片的较小的栅极长度扩展。）结果，使用CFET极大地改善了器件的寄生Rgate电阻和Cgs / Cgd电容。

CFET SRAM设计

在CFET工艺中实现6T SRAM位单元会带来一些折衷。Synopsys DTCO团队选择了独特的设计特征，如下图所示。

nFET下拉：pFET上拉比很容易达到2：1

前面所示的两个较小的nFET纳米片，其逻辑驱动强度比为1：1，与SRAM位单元中的pFET的宽度相同，驱动力为2：1。（请注意，这可以与FinFET位单元相媲美，其中nFET鳍片的数量为2而pFET鳍片的数量为1。）

实现了一对修改的nFET传输门器件

用于传输门（pass gates）的两个nFET纳米片（略）比下拉电阻弱；栅极仅存在于纳米片的三个侧面上。这种“三栅极”配置提供了更密集的位单元，并优化了传输门：下拉nFET器件的相对强度，以实现可靠的单元读取容限。

通过门器件下的pFET纳米片现在变成无效的“虚拟”门

内部6T电池互连使用唯一的“交叉耦合”层（在M0通孔水平）

流程开发早期的DTCO分析利用TCAD仿真工具来表示材料光刻图案，材料沉积和（选择性）蚀刻轮廓。这项早期的优化工作可洞悉所需的工艺窗口以及预期的材料尺寸和电性能，包括可优化自由载流子迁移率的沟道应变。

随后的寄生提取与器件模型合并，可以为新工艺进行初步的功率/性能测量，并结合器件布局区域进行完整的PPA评估。下图（比较忙）提供了上述SRAM位单元的DTCO分析的可视化。

总结

在IEDM上，Synopsys TCAD团队基于CFET器件拓扑结构窥视了“ 1nm”节点的特性，其中一个pFET纳米片低于两个nFET纳米片。还假定有埋入式电源轨。光刻假设基于（高数值孔径）EUV的利用，例如39nm CPP（带有COAG）和19nm M0金属间距。相对于PU：PD：PG的相对驱动强度以及内部交叉耦合互连层，均采用了独特的SRAM位单元设计方法。

DTCO分析的结果表明，1nm CFET节点确实可以保持较高的晶体管密度，接近10 ** 9晶体管/ mm ** 2。看到此预测如何演变将非常有趣。

原文标题：1nm节点的猜想

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责任编辑：haq