原创声明:
本原创教程由芯驿电子科技(上海)有限公司(ALINX)创作,版权归本公司所有,如需转载,需授权并注明出处。
适用于板卡型号:
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
基于HDMI输出实验,本章介绍7寸液晶屏的显示。
1.硬件介绍
7寸LCD触摸屏模块是由TFT 液晶屏,电容触摸屏和驱动板组成,实物照片如下:
LCD屏的驱动时序
LCD屏显示方式从屏幕左上角一点开始,从左向右逐点显示,每显示完一行,再回到屏幕的左边下一行的起始位置,在这期间,需要对行进行消隐,每行结束时,用行同步信号进行同步;LCD的驱动有两种方式,一种为HV模式,另一种为DE模式,这两种模式都能驱动LCD屏,数据在DCLK的上升沿采样。以下为行显示的时序图:
![o4YBAGAKL_eAdm0fAADoTcK-1kY808.jpg](https://file.elecfans.com//web1/M00/DB/AF/o4YBAGAKL_eAdm0fAADoTcK-1kY808.jpg)
LCD行的显示时序参数如下表所示:
![o4YBAGAKL_iAcgtMAACk0JQ2_ms888.jpg](https://file.elecfans.com//web1/M00/DB/AF/o4YBAGAKL_iAcgtMAACk0JQ2_ms888.jpg)
当显示完所有的行,形成一帧,用场同步信号进行场同步,并使LCD显示回到屏幕左上方,同时进行场消隐,开始下一帧。以下为列显示的时序图:
![pIYBAGAKL_iAIBfxAAAvU6bHMzA885.jpg](https://file.elecfans.com//web1/M00/DC/2E/pIYBAGAKL_iAIBfxAAAvU6bHMzA885.jpg)
LCD列的显示时序参数如下表所示:
![o4YBAGAKL_mAN0DjAABSwVd-UCQ244.jpg](https://file.elecfans.com//web1/M00/DB/AF/o4YBAGAKL_mAN0DjAABSwVd-UCQ244.jpg)
2. 程序设计
本章实验其实很简单,与HDMI显示最大的不同是不需要i2c配置,输出按照RGB即可。以下是文件结构。
![pIYBAGAKL_qAGg1FAABFh0q6EJo447.jpg](https://file.elecfans.com//web1/M00/DC/2F/pIYBAGAKL_qAGg1FAABFh0q6EJo447.jpg)
同时因为液晶屏的分辨率是800x480,需要修改video_define.v的宏定义。
![pIYBAGAKL_qAHkSvAAAklAOeLnY400.jpg](https://file.elecfans.com//web1/M00/DC/2F/pIYBAGAKL_qAHkSvAAAklAOeLnY400.jpg)
同时将PLL的输出时钟频率修改为33MHz,即800x480的像素时钟。
![o4YBAGAKL_uAGQrJAABxGRWKqI8639.jpg](https://file.elecfans.com//web1/M00/DB/B0/o4YBAGAKL_uAGQrJAABxGRWKqI8639.jpg)
同时在top.v中例化了ax_pwm,用于调节液晶屏的亮度,设置为200Hz,30%点空比。
![pIYBAGAKL_uAN1A7AAAdutlyk38989.jpg](https://file.elecfans.com//web1/M00/DC/2F/pIYBAGAKL_uAN1A7AAAdutlyk38989.jpg)
3.实验现象
连接液晶屏到J15扩展口,下载程序,即可看到彩条显示。
同时也准备了字符显示的例程:
字符显示
-
FPGA
+关注
关注
1631文章
21807浏览量
606757 -
触摸屏
+关注
关注
42文章
2321浏览量
116891 -
液晶
+关注
关注
6文章
610浏览量
69774 -
Zynq
+关注
关注
10文章
610浏览量
47365 -
MPSoC
+关注
关注
0文章
199浏览量
24346
发布评论请先 登录
相关推荐
如何调试Zynq UltraScale+ MPSoC VCU DDR控制器
Ti推出面向Zynq UltraScale+ MPSoC的电源参考设计
![Ti推出面向<b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>的电源参考设计](https://file1.elecfans.com//web2/M00/A6/B2/wKgZomUMP76ATe17AAAcbJsTcs8886.jpg)
Xilinx基于ARM的Zynq-7000和Zynq UltraScale+ MPSoC及RFSoC器件是否存在安全漏洞
Zynq UltraScale+ MPSoC的发售消息
米尔科技Zynq UltraScale+ MPSoC技术参考手册介绍
![米尔科技<b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>技术参考手册介绍](https://file.elecfans.com/web1/M00/AA/66/o4YBAF2peUWAOg6KAAMHSiNFbVQ735.png)
如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器?
![如何调试 <b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b> VCU DDR 控制器?](https://file.elecfans.com/web1/M00/DC/1C/pIYBAGAJnL2APVJtAADb7Z67qGU377.png)
米尔电子zynq ultrascale+ mpsoc底板外设资源清单分享
![米尔电子<b class='flag-5'>zynq</b> <b class='flag-5'>ultrascale+</b> <b class='flag-5'>mpsoc</b>底板外设资源清单分享](https://file.elecfans.com/web1/M00/D9/4E/pIYBAF_1ac2Ac0EEAABDkS1IP1s689.png)
ZYNQ Ultrascale+ MPSoC系列FPGA芯片设计
Zynq UltraScale+ MPSoC中的隔离方法
![<b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>中的隔离方法](https://file.elecfans.com/web1/M00/D9/4E/pIYBAF_1ac2Ac0EEAABDkS1IP1s689.png)
Zynq UltraScale+ MPSoC的隔离设计示例
![<b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>的隔离设计示例](https://file.elecfans.com/web1/M00/D9/4E/pIYBAF_1ac2Ac0EEAABDkS1IP1s689.png)
Zynq UltraScale+ MPSoC验证数据手册
![<b class='flag-5'>Zynq</b> <b class='flag-5'>UltraScale+</b> <b class='flag-5'>MPSoC</b>验证数据手册](https://file.elecfans.com/web1/M00/D9/4E/pIYBAF_1ac2Ac0EEAABDkS1IP1s689.png)
评论