三星预计在2022年推出采用3nm工艺的MBCFET

逻辑芯片产业正朝着晶体管结构的根本性变革迈进。本月早些时候，在IEEE国际固态电路会议（IEEE International Solid-State Circuits Conference）上，三星工程师分享了即将推出的 3nm GAE MBCFET 芯片的制造细节，并介绍了该产品的灵活性是如何使片上存储单元的写入电压降低数百毫伏，从而有可能在未来的芯片上节省电力。

尽管台湾半导体制造公司（Taiwan Semiconductor Manufacturing Co.，TSMC）计划在下一代工艺（3纳米节点）中继续使用FinFETs，但三星还是选择了推出其版本的纳米片，即multibridge channel MOSFETs（MBCFET）。在场效应晶体管（FinFETs）中，晶体管中电流流过的部分是一个从周围硅中凸出的垂直翅片。闸门覆盖在翅片上，覆盖在翅片的三个侧面，以控制流经通道的电流。纳米片用一堆水平的硅片代替了翅片。

三星电子副总裁Taejoong Song在虚拟会议上对与会者说：“我们使用FinFET晶体管已经有十年了，但是在3nm的情况下，我们使用的是一种全栅晶体管。新型晶体管“提供高速、低功耗和小面积的特性。”

但是，正如早期纳米片开发人员在IEEE Spectrum中解释的那样，这种新的器件结构增加了FinFETs所缺乏的设计灵活性。这里的关键是晶体管通道的“有效宽度”，即Weff。一般来说，对于给定的电压，较宽的通道可以驱动更多的电流通过，从而有效地降低其电阻。因为在FinFET中不能改变翅片的高度，所以用现在的晶体管来提高Weff的唯一方法就是在每个晶体管上增加更多的翅片。所以用FinFET你可以将Weff增加两倍或三倍，但不能增加25%或减少20%。但是，可以改变纳米片设备中片的宽度，因此使用它们的电路可以由具有各种特性的晶体管组成。

“近期，设计师们在（实现最高设备频率）和低功耗方面面临许多挑战，”Song说，“由于这种设计灵活性，SRAM…可以得到更大的改进。”

Song和他的团队利用这种灵活性改进了潜在的下一代SRAM的性能。SRAM是一种六晶体管存储器单元，主要用作处理器上的高速缓存，也是逻辑芯片中最密集的部分之一。三星测试了两种方案来提高SRAM的写入裕量，这是切换电池状态所需的最低电压。随着芯片互连的缩小和电阻的增加，该值一直处于压力之下。

SRAM的六个晶体管可分为三对：the pass gates， the pull ups， 以及the pull downs。在FinFET设计中，所有三种类型的Weff均相等。但是使用纳米片设备，三星团队可以自由进行更改。他们合而为一，使pass gates和pull downs变得更宽。在另一种情况下，他们使pass gates变宽，而pull downs变窄。这样做的目的是降低写入SRAM单元所需的电压，而又不会使该单元变得如此不稳定，以至于其读取会意外翻转。

三星预计将在2022年推出采用3nm工艺的MBCFET。

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