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Vivado中电路结构的网表描述

OpenFPGA 来源:OpenFPGA 作者:OpenFPGA 2021-05-14 10:46 次阅读

4f0703b8-b44c-11eb-bf61-12bb97331649.jpg

我们都知道FPGA的实现过程分为2步:分析综合与布局布线后就可以产生目标文件,这两个步骤中间有个非常重要的文件,那就是-网表。 下图是Vivado中网表列表示例:

4f120baa-b44c-11eb-bf61-12bb97331649.png

Vivado中网表列表示例 在vivado集成环境中,网表时对设计的描述,如网表由单元(cell)、引脚(pin)、端口(port)和网络(Net)构成。下图是一个电路的网表结构:

4f24513e-b44c-11eb-bf61-12bb97331649.png

电路的网表结构

(1)单元是设计单元

1、设计模块(Verilog HDL)/实体(VHDL)。

2、元件库中的基本元素(Basic Elements ,BLEs)实例。如LUT、FF、DSPRAM等。

3、硬件功能的类属表示。

4、黑盒。

(2)引脚是单元上的连接点

(3)端口是设计的顶层端口

(4)网络用于实现引脚之间,以及引脚到端口的连接。

编辑:jq

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
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原文标题:【Vivado那些事】Vivado中电路结构的网表描述

文章出处:【微信号:Open_FPGA,微信公众号:OpenFPGA】欢迎添加关注!文章转载请注明出处。

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