0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Vivado中电路结构的网表描述

OpenFPGA 来源:OpenFPGA 作者:OpenFPGA 2021-05-14 10:46 次阅读

4f0703b8-b44c-11eb-bf61-12bb97331649.jpg

我们都知道FPGA的实现过程分为2步:分析综合与布局布线后就可以产生目标文件,这两个步骤中间有个非常重要的文件,那就是-网表。 下图是Vivado中网表列表示例:

4f120baa-b44c-11eb-bf61-12bb97331649.png

Vivado中网表列表示例 在vivado集成环境中,网表时对设计的描述,如网表由单元(cell)、引脚(pin)、端口(port)和网络(Net)构成。下图是一个电路的网表结构:

4f24513e-b44c-11eb-bf61-12bb97331649.png

电路的网表结构

(1)单元是设计单元

1、设计模块(Verilog HDL)/实体(VHDL)。

2、元件库中的基本元素(Basic Elements ,BLEs)实例。如LUT、FF、DSPRAM等。

3、硬件功能的类属表示。

4、黑盒。

(2)引脚是单元上的连接点

(3)端口是设计的顶层端口

(4)网络用于实现引脚之间,以及引脚到端口的连接。

编辑:jq

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • dsp
    dsp
    +关注

    关注

    552

    文章

    7962

    浏览量

    348279
  • RAM
    RAM
    +关注

    关注

    8

    文章

    1367

    浏览量

    114533
  • 端口
    +关注

    关注

    4

    文章

    955

    浏览量

    32015

原文标题:【Vivado那些事】Vivado中电路结构的网表描述

文章出处:【微信号:Open_FPGA,微信公众号:OpenFPGA】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    RNN在图片描述生成的应用

    输入图像的内容。 RNN的基本原理 RNN是一种用于处理序列数据的神经网络,它通过循环结构来处理序列的每个元素,并保持前一个元素的信息。RNN的主要特点是它能够处理任意长度的序列,并且能够捕捉序列的时间依赖关系。RNN的基本
    的头像 发表于 11-15 09:58 200次阅读

    Vivado使用小技巧

    后的约束在之前版本已存在,那么Vivado会给出警告信息,显示这些约束会覆盖之前已有的约束;如果是新增约束,那么就会直接生效。
    的头像 发表于 10-24 15:08 213次阅读
    <b class='flag-5'>Vivado</b>使用小技巧

    以太结构是怎样的

    以太帧(Ethernet Frame)是以太(Ethernet)协议用于在局域(LAN)传输数据的基本单位。理解以太帧的
    的头像 发表于 10-08 10:00 710次阅读

    AD软件如何生成PCB

    生成PCB电路设计过程的一个重要步骤,它将电路原理图转换为PCB布局所需的连接信息。AD(Altium Designer)软件是一款
    的头像 发表于 09-02 16:17 1368次阅读

    时序逻辑电路的五种描述方法

    时序逻辑电路是数字电路的一种重要类型,它具有存储和处理信息的能力。时序逻辑电路描述方法有很多种,不同的方法适用于不同的设计和分析场景。以
    的头像 发表于 08-28 11:39 758次阅读

    时序逻辑电路描述方法有哪些

    时序逻辑电路是数字电路的一种重要类型,它具有存储功能,能够根据输入信号和内部状态的变化来改变其输出。时序逻辑电路广泛应用于计算机、通信、控制等领域。本文将介绍时序逻辑
    的头像 发表于 08-28 11:37 416次阅读

    钳形电流结构、原理及应用

    钳形电流,又称钳,是一种专为电气线路电流测量设计的计量仪器。其独特的结构和工作原理使得它能在不断开电路的情况下,直接测量正在运行的电气线路的电流大小。本文将从钳形电流
    的头像 发表于 05-14 16:14 2745次阅读

    Verilog到VHDL转换的经验与技巧总结

    Verilog与VHDL语法是互通且相互对应的,如何查看二者对同一硬件结构描述,可以借助EDA工具,如Vivado,打开Vivado后它里面的语言模板后,也可以对比查看Verilog
    的头像 发表于 04-28 17:47 2228次阅读
    Verilog到VHDL转换的经验与技巧总结

    Vivado 使用Simulink设计FIR滤波器

    ,用户可直接在simulink下综合出和约束文件,打包至.dcp文件,用户可在vivado下直接加载dcp文件调用模型。 4、直接在viva
    发表于 04-17 17:29

    深入理解 FPGA 的基础结构

    由实现组合电路的查找,实现时序电路的触发器,以及数据选择器构成。数据选择器在存储单元 M0 的控制下决定直接输出查找的值还是输出 FF
    发表于 04-03 17:39

    如何禁止vivado自动生成 bufg

    Vivado禁止自动生成BUFG(Buffered Clock Gate)可以通过以下步骤实现。 首先,让我们简要了解一下什么是BUFG。BUFG是一个时钟缓冲器,用于缓冲输入时钟信号,使其更稳
    的头像 发表于 01-05 14:31 1979次阅读

    Vivado时序问题分析

    有些时候在写完代码之后呢,Vivado时序报红,Timing一栏有很多时序问题。
    的头像 发表于 01-05 10:18 1927次阅读

    VIVADO安装问题解决

    vivado出现安装问题刚开始还以为是安装路径包含中文空格了,重装的注意了一下,发现还是这个问题。。。。后来又一顿操作猛如虎,终于发现了问题。出这个问题的原因是vivado压缩包解压的路径包含中文了把解压文件放到不含中文的地方,再重新安装,安装路径也不能含中文。然后。。。
    发表于 12-22 10:56 0次下载

    VIVADO软件使用问题总结

    【关键问题!!!!重要!!!】VIVADO会在MESSAGE窗口出提示很多错误和警告信息!
    的头像 发表于 12-15 10:11 1790次阅读
    <b class='flag-5'>VIVADO</b>软件使用问题总结

    IGBT的若干PN结—PNPN结构介绍

    在前文的PNP结构,我们描述了一种现象,如果IGBT的两个BJT都处于工作状态,那么就会发生失控,产生latch-up现象。
    的头像 发表于 11-29 12:43 1936次阅读
    IGBT<b class='flag-5'>中</b>的若干PN结—PNPN<b class='flag-5'>结构</b>介绍